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: \) M! S. t& Q' Y6 \2 O" x9 ~
( K$ o. v  P0 o4 w1，layout中某些元件/文本选不中时，ctrl+alt+F，把相应的层勾上就可以了。

8 \1 L. V- S3 M& ~7 q7 V2. 所有元件增加value小技巧：选中相应器件，右键proprietary，label，会同步一堆，然后attribute中选value，就可批量显示value文本了。

3.pcb 封装drill 旁边的plated 选项含义：
+ n& A/ [9 k0 i; {7 n  孔金属化,即孔壁沉铜以导通上下层
  n- V% `) u4 {" z
% x1 X! L- ?+ Q, q: P4.原理图同步到pcb后元件不能进行布局。原因是开了drp，处于保护状态，命令框输入dro即可进行布局。

0 H: m6 k( @  u8 H3 ]7 \: F5.大电流的电源线可以通过画覆铜框的直接用铜皮代替走线。
* S! f! z5 ]0 S% a9 y
5 U$ b$ Q3 H4 q0 F3 M7 g) B+ B6.通常要在板子闲置的地方打很多过孔，减少地平面之间的阻抗。
, o) [5 Z# {) l+ ^
7.画原理图封装，低电平有效的pin 命名要显示上划线。可以在命名时用“\+管脚名”，得到这样的效果
* j$ |# c7 Y; u' A
8.原理图eco到pcb更新后，发现无法添加独立过孔了。检查design rules，过孔都有添加进去，添加独立过孔时对跳出来的弹框忽略掉，右键选择net，选择gnd网络，and via，就可以加了，点确定反而加不上去

9.1.0mil = 0.025mm
. p7 J, U' @) l2 F8 i1 h6 M3 S25摄氏度，1oz铜厚，1mm（40mil）走线最大可承受3.5A电流

2 Q0 f; _) X- Z3 S10.layout 覆铜，同一层如果有一个全局的覆铜边框（GND），里面局部（电源）画覆铜边框，发现覆铜没有用，可以通过调整优先级来解决，
6 t: x4 ^1 t( T5 E比如局部的电源覆铜边框优先级为1，全局的GND覆铜优先级为2，这样就可以看到局部覆铜成功了。

helendcany

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