使用Make reuse时提示出错(图)

insect2006 · 发表于 2010-7-9 17:26

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如图,我选定了已经布局好的整块电路版图,然后鼠标右键选择make reuse,弹出如下提示,但是我看不懂,求高人指点:

insect2006 · 发表于 2010-7-9 17:28

然后我点击report,内容见下面,好像是提示坐标(0,0)处Board Outline 有问题??1 Drafting, including
1 Board Outline这个是啥意思??

insect2006 · 发表于 2010-7-9 17:29

求高人指点迷津!!

bell_liu · 发表于 2010-7-9 19:27

Board Outline 是板框去掉板框试试看。

ljdx · 发表于 2010-7-10 11:52

report有两个文件的，另一个是.err文件，你把那个文件上传，我给你找出问题。还有，你自己检查下Part Types，Decal Types，Value，Tolerance，这4个参数要一致才能用，特别是Tolerance，自己建元件库，默认是没这个参数的，要加上

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