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allegro 出现的一个错误!!求教高手1!!

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1#
发表于 2010-7-20 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
all discrete componets should have signal_model assigned to them。discrete component IMX255EK RDDR1 has no ESpiceDevice signal_model。
: |( ]( V. u1 B( X) d, p: x* Q& q
# C% s6 x4 y( N" L, _! q " w/ ]) k: U, t9 m8 ?
这个是错误提示,大致意思是所有分立元件应该分配一个型号模型,分立元件RDDR1 没有XX型号模型,
$ Y  H. [% V# v3 U
& G$ S( @7 O- W1 }6 l; R5 _0 x这个问题产生的原因是我准备做一个Xnet 创建了一个型号模型,但是,后来我不需要了,我就把元件的信号模型取消了,但是我在创建的总线里面  create electrical CSet 的时候,在PCB就出现这个错误,而且,在sixplorer 里面设置的信息(线长)都跟新不进来,! }$ z2 ]1 r, k* ?

& p/ F3 q1 V' B求教各位高手指点!!!

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2#
 楼主| 发表于 2010-7-20 11:03 | 只看该作者
我现在是想取消信号模型,但是以前一直没有信号模型的时候,都没报这个错误,现在反而报错了!!求教了!!!

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3#
发表于 2010-7-20 11:25 | 只看该作者
要设定Electrical constraints,必须要设定model

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4#
 楼主| 发表于 2010-7-20 14:05 | 只看该作者
我只是设置等长,没有其他要求呀!!!楼上老哥,给点指点!!!谢谢!!!!

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5#
发表于 2012-11-26 08:43 | 只看该作者
我跟楼主遇到的是同样的问题,就是分立元器件没有添加相应的模型,我想给相应的元器件分配相应的模型,但是不知道SI中相应的模型库在哪里。。。。????有高手嘛??急啊。。。  都卡了我几天了、。、、

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6#
发表于 2012-11-26 13:41 | 只看该作者
這應該是設置等長時 , 所被定義的 Pin pair 是有跨過被動元件的 Xnet .
) Z4 j5 O7 }0 W3 V0 |因此當你把 ESpice model 拿掉後 Xnet 就被解除了.1 R) X& k' e. a( P  x/ ]! S" Z
那你的 Constraint 設定就不正確了.
  \; q4 v7 O8 M2 G0 q5 L$ k6 O6 e) R' p5 X+ A: m
話說回來, 為何後來又不需要了? 如果真的不需要的話 , 第一件事應該是去修改你的 Constraint .# _+ M8 T! [: U3 O! N, T
如果 Constraints 都修正好了 , 並不需要用到 Xnet 的話 , 留著也沒關係 , 刪掉也沒問題.
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