DDR3颗粒相位校准失败

mtjbyd2

从上述现象分析，可能的情况是：PCB加工时阻抗控制误差太大，引起信号完整性的问题。
" q9 d$ E* X/ [" R! ^3 X! r/ C你可以通过测试信号进行比较，或许是某一信号线上出现信号质量问题。如果不便刮绿油，你可以采用针扎的方式进行测试。
另外，问问FPGA的工程师，是否用上了ODT，如果没有用上，则可以通过ODT的功能来改善。

syeshu

mtjbyd2 发表于 2020-6-16 17:10
$ N+ h& D# f; D) [, e% m从上述现象分析，可能的情况是：PCB加工时阻抗控制误差太大，引起信号完整性的问题。
你可以通过测试信号 ...

嗯，我也觉得比较像是PCB的问题，针扎具体怎么操作呢？因为板子要交付，就很难受，之前在菊厂这种问题早就刮开绿油测试了

syeshu

wgj2778 发表于 2020-6-16 17:07
# V8 X) g0 _6 c. f: H+ W800M不能再往下降了？

' c- F. K3 f5 N7 \+ C1 HPCB那边是外包的，他们不愿意给我们做后仿真，这个要额外收费，项目经理又不愿意花这个钱，头疼
3 Z6 U; ^! v  |2 W8 s4 |; z6 y

mtjbyd2

可以用比较尖的针扎过孔的位置，不显眼。

mtjbyd2

高速信号，需要有阻抗控制，这是最基本的要求。如果不作信号仿真，则需要心里有底。
' B& Q! W& E; J" k+ x0 h

baihua2010

8颗是颗粒是挂在一起的吗？Flyby方式吗，看能不能把其他几颗停掉来验证，尽量减小外部的干扰，如果PCB已经做过一次，按理说一般不会有致命的问题了，除非板厂给做错了，当然这种情况也不是没有

markamp

4 o# m( w: @" H8 U0 p; G
  N4 ?1 D* b- ~" V. U& }+ Q. z最后一批的PCB文件没改过？拆掉芯片测管脚是否有信号

syeshu

markamp 发表于 2020-6-19 09:31
9 o+ z) T' b5 [! [最后一批的PCB文件没改过？拆掉芯片测管脚是否有信号

0 b5 y4 m) w8 @7 }+ m+ TPCB一直没改过。没有单独拆卸芯片测试，CK信号点测一直是个高电平，DQS信号不刮绿油点不到
# u) |0 z' r% e, p# a

syeshu

baihua2010 发表于 2020-6-19 08:34
8颗是颗粒是挂在一起的吗？Flyby方式吗，看能不能把其他几颗停掉来验证，尽量减小外部的干扰，如果PCB已经 ...

$ h9 y  f/ l. P& J" D分了两组，每组挂了四片，四片间走的flyby

syeshu

问题解决了，CLK+/CLK-之间的差分电容摆放位置出问题了，DDR0的差分电容摆放到了末端

hawk1226

syeshu 发表于 2020-6-19 17:17
8 r5 Q+ p$ z- s- ?9 j( C0 d3 b问题解决了，CLK+/CLK-之间的差分电容摆放位置出问题了，DDR0的差分电容摆放到了末端

9 b3 e7 t" H9 G1 I: s5 [还以为是高深的问题，等待分析最终过程呢。结果很意外啊.

Snubber

你这4pcs样板都是用同一家板厂的PCB吗  ，建议投其他家的也对比看看。

wgj2778

syeshu 发表于 2020-6-19 17:17
6 _1 ?9 B' \! p: P& T0 W9 g问题解决了，CLK+/CLK-之间的差分电容摆放位置出问题了，DDR0的差分电容摆放到了末端

% }# {9 P* [2 Q% |& T- {以前在zte时候这个电容都没焊接
2 f: Z3 O( N6 u: q: I

baihua2010

我用的DDR4，CLK P和N之间没有电容，只有终端上拉电阻，是放到最后一个颗粒端

syeshu

baihua2010 发表于 2020-6-30 08:41
我用的DDR4，CLK P和N之间没有电容，只有终端上拉电阻，是放到最后一个颗粒端

终端上拉电阻是放在末端没错的，这个电容如果加的位置不对，效果比不加差很多，现在把板子上所有的电容都拆下来了，现在反而没问题了