请教三态缓冲器输出高低电平问题

xuyan1995

如图，电路描述如下：OE使能，输入悬空，输出接上拉电阻，         1.上电测试，在输入端悬空情况下，输出端测得低电平，但实际输出端是上拉的，而且OE脚是使能的；
         2.改进电路，在输入端加上上拉电阻，上电测试，当输入端由高电平变为低电平时，输出端也由高电平变为低电平。
7 _7 S1 Z0 E5 [) E4 r+ a9 H问题：1中为什么输出端是低电平？是因为OE使能情况下，输入端是悬空，处于不定状态？
  ?  @" @- `9 Q7 [7 Q! v( r请教各位
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ColdDew

74LVC224A是一个CMOS器件，CMOS器件引脚不允许悬空，悬空为不定态，必须接加上拉或者下拉电阻。如果是TTL器件就不一样了，TTL器件引脚悬空是高电平。

xuyan1995

ColdDew 发表于 2020-6-28 22:32
74LVC224A是一个CMOS器件，CMOS器件引脚不允许悬空，悬空为不定态，必须接加上拉或者下拉电阻。如果是TTL器 ...

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