Cadence 用户问题解答

good1979

PART 1：
1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
    （cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）
" A- z$ \# z/ D3 ^7 F2 g
8 g' Y1 p: X$ M% D2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）

9 g% e0 H: ^0 D0 I3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
. W! z) j1 W. r+ b" q- s% E（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）

PART 2：
! \% G7 U% ^3 b7 }  CADENCE BUG 主要有:
/ m) u; h: t+ U! [1. 在concept HDL 中移动器件，会出现器件库可以被分拆。
   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)

2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)

3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
: p+ l  C4 y- A5 w2 U1 f* V! O   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
1 x6 \/ m& U9 q; S* a' N' m0 ~: \ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）

4. CCT 中有时不能单独对电源、地 FANOUT。
5 L! c2 S, L1 p! f. o, @/ e0 m   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
; J: ^: q( X, ]& A5 K" k. i
; R4 k) }4 f( d7 f7 L. s. }6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
, \7 W" \  L/ I8 U    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
# L: f* e4 {0 H( Q- P" d% w4 _
7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
$ P( y' ^5 u! e    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）
' y; P6 u' e4 L7 m
5 g& x9 ?* G  Q+ @! w8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)

7 N$ m/ W7 \( s+ R" x2 U! ]9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
) M% i4 v. u' W: d, ?2 dSave Design to 14.0
Database Write Locks
* @. X/ G1 u5 d" r+ r: mView Schemes
DBdoctor
Plane Rat
( n% c0 S& M' e1 y* A; D# IPlace Manual UI Auto-Hide
Direct Select of Alternate Symbol
& R7 m" }& B7 \" oQuickplace Options
Via Shoving
Dynamic Slide Phase II
Vertex Dynamic Bubble Options
) I% u4 Z9 I+ ]Smart Start on Line Width
Highlight All Pins on Net During add connect
Cadence Design Systems, Inc
Net Name Added to Control Panel
/ ]" U8 W& S$ ]5 D$ HPurge Vias
2 ~# M2 v7 C& ^/ a3 Q# q7 @3 mEXTRACT Name Change
+ U% x: c4 t* O+ {3 \1 ?Graphical Enhancements During Dynamics
Text Printing/Stick
Append to File Option Added to Reports
SPECCTRA-Like Zoom
; m6 h' x: V/ DViewer Plus Enhancements
New Board Wizard
CPM and CDS_SITE Support
4 L0 a. }7 d4 t# R, O3 |- cScald EOL
2 w( P3 E# T3 U  E6 UIPC356 and Allegro-to-DXF PeRFormance Improvement
TestPrep PCR Fixes
+ s% C" Z1 x2 `New Features in Allegro Studio (PCB)
& N3 D5 X9 H% w/ M& e9 v1 q: IMiscellaneous Category）
; T8 k  I2 h; L! P0 t' @; K% }$ }
10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
    (14.1版已解决此问题)  
$ I) P7 p7 Z7 C4 z& C
! [) n3 Z/ I9 p+ bPART 3：
; h+ f  y9 I4 U, C8 t2 B: W+ X: T! q9 i我们在使用CADENCE的过程中遇到的问题基本归结为：
  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
# C) b* ]/ E& P  q6 _, @    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）

  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
    （题目意思不太清楚。请使用最新版本测试）
' d" D$ s+ X  a; l( L0 k
" S6 D* V. C8 B; W  3 版本14.1很多机器不能正常安装。
    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）
# \2 I4 }4 g  ]  [  z
! B0 i5 h. f& v0 V  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
3 e3 t- A! N; |7 j    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）
# j: U/ m' x9 L# F- o/ K0 j
PART 4：
1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
+ @5 J& H. @1 a9 c7 f( Z2 T    （此问题14.1已经解决，而且同样与操作系统有关）
2 Q1 \/ T1 l/ [$ N9 }
) y. C1 E. D$ \' ^. ]) I- r2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
* I' R: B' E  O( X（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：
/ ~0 I, ?3 E) T, X) {6 V; The following Skill routine will remove invisible
5 w5 P! O8 s) d" c) q) S; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
& L2 R* r( f$ m; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
4 }0 n6 {, C( n. h, n7 }; of symbols without the attached clines/vias once the
& E  s2 v" t9 N+ T4 g" @) w; design is returned from SPECCTRA if the fanouts were originally
# t0 z: w, g7 b: h1 k; put in during an Allegro session.
) i% n7 h! v; Z$ a% Q8 s;   
; To install: Copy del_cline_prop.il to any directory defined
;    within your setSkillPath in your  
;    allegro.ilinit. Add a "load("del_cline_prop.il")"
;    statement to your allegro.ilinit.
! u$ H! B# X# Z;
2 w. k3 Y: @$ D0 G9 B; To execute: Within the Allegro editor type "dprop" or  
# R/ r9 P9 ]) r' n$ K;    "del cline props". This routine should
1 ]. C& Q! T0 P! a1 v$ q;    only take seconds to complete.
;   
; Deficiencies: This routine does not allow for Window or
;   Group selection.  
7 i% L3 @" H: ^5 b3 z7 ^;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
;         SUPPORT FOR THIS PROGRAM.
;
; Delete invisible cline/via properties.
;
2 X$ K4 |* U" y* N, \axlCmdRegister( "dprop" 'delete_cline_prop)
% F) w" b! C: |! ?1 ^/ oaxlCmdRegister( "del cline props" 'delete_cline_prop)         
) q& T7 j2 e( S' U- M
(defun delete_cline_prop ()
' n" w2 W8 V* j: S/ D  ;; Set the Find Filter to Select only clines
9 u8 Y3 [" ]/ ^  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
        ?onButtons  (list "CLINES" "VIAS"))

  ;; Select all clines
  (axlClearSelSet)
" r+ S- j0 d2 E4 l# b+ W7 ~+ r  (axlAddSelectAll)  ;select all clines and vias

  (setq clineSet (axlGetSelSet))
  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
  (axlClearSelSet)    ;unselect everything
. }- s6 t7 d& C5 j( i)
/ k: J( o$ v$ [- _- K$ D2 E6 o
6 t0 p0 K% y, d3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
    （问题表达不太清楚，请直接联系支持工程师）

5 ]2 y0 {6 d2 F4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
$ l6 c5 W4 q+ r0 T' M/ f# J8 j: |（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
$ I' r6 j4 D/ q- m5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
/ u& ~( V+ e8 ?# d# ?2 a; z$ w0 I    (请提供该元件的库，以便于我们查找原因)
) u% A4 N7 O9 r
4 L6 U) f) J4 b  e6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）

7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)
4 c: C1 u& c* _

: W4 r& ?- q2 `- f8 ~6 t! B) n: LPART 5：
1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
; r) p& Y9 K( C# s2 @6 p
2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
4 g( a, F2 X) w! r" [; z    (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)

1 Y4 a* h- u0 y, ~3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）
( G2 H- V' g! b