Cadence 用户问题解答

good1979

PART 1：
1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
    （cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）
+ R) ~4 N( @0 J3 M  z" I
2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）
' u0 ^/ w% u# |" J
3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）
% v, g6 `0 w9 r; s" n9 I% e9 j1 @
' m4 S; h, o% g( e" O  x0 iPART 2：
  CADENCE BUG 主要有:
1. 在concept HDL 中移动器件，会出现器件库可以被分拆。
1 N  R' @6 I/ D; ^" P& i- H   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)
% X) X. c9 @4 P) ^' ^9 I
: G/ X  }* [6 {7 V2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
+ r$ O5 o+ \  o* E8 m: X# U5 w% W   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)

3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
& S7 ~/ U/ h6 r/ cftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
! `( B' N+ @& f; l$ ^: H( F$ Fftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
, {8 t1 x8 l! j0 }7 |+ Y
1 v: R+ u. \; u6 H- [: ^+ U+ z: G4. CCT 中有时不能单独对电源、地 FANOUT。
) }$ f5 a. k5 Y   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
+ w4 N! c8 F1 f' B- |& z# t2 m
6 Q$ }+ b& N* y5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)

6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
8 N8 C" h! X: I' w: l% A1 _" _7 E    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

( x  J, y9 Z6 f7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
9 ]7 I2 l3 U1 M    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）

8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
# f: P* A  @* e9 N! H5 I    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)
8 o  ^. o. j4 \+ u3 V4 X: ?
9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
# @7 W8 r8 p* Z+ V' x, i   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
/ a  C* j7 T0 D6 g5 _( k! j9 kSave Design to 14.0
! Y' S; ^3 d4 e5 K, o) ]  n2 \. ^Database Write Locks
4 _4 I/ P' ?6 g% P* g& sView Schemes
DBdoctor
1 m& W& S7 \5 S# e+ T+ A+ tPlane Rat
Place Manual UI Auto-Hide
1 ~: f# B3 m0 y! d5 Y1 X& [, nDirect Select of Alternate Symbol
) I7 z- C, y+ Z0 b1 y1 FQuickplace Options
Via Shoving
1 t& Z5 v6 M3 F1 K, c6 eDynamic Slide Phase II
Vertex Dynamic Bubble Options
Smart Start on Line Width
Highlight All Pins on Net During add connect
2 U% J: u4 }9 n% z" FCadence Design Systems, Inc
Net Name Added to Control Panel
& J4 e) J! O7 x- Y. y2 VPurge Vias
EXTRACT Name Change
7 s: `& g+ f7 x, Y6 `Graphical Enhancements During Dynamics
Text Printing/Stick
# i6 t" V' l; _0 ?+ dAppend to File Option Added to Reports
SPECCTRA-Like Zoom
4 p6 ^& }: _& L% V& G/ Q" k+ oViewer Plus Enhancements
3 a* [1 t; A9 Z5 d  oNew Board Wizard
0 H6 x5 @; J# [! ?( ]7 K( NCPM and CDS_SITE Support
$ M) N% T1 M' x: S1 L% m' {Scald EOL
IPC356 and Allegro-to-DXF PeRFormance Improvement
TestPrep PCR Fixes
New Features in Allegro Studio (PCB)
. }2 H. |7 H2 N& W; g0 eMiscellaneous Category）
: g, }% v' z  j3 x
10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
    (14.1版已解决此问题)  

! g" P6 @8 _  P& xPART 3：
我们在使用CADENCE的过程中遇到的问题基本归结为：
+ {2 G/ u4 L2 L; z4 f' \  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
( ]9 Z( U' l5 x0 m2 ^    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）
; C9 j, t6 d5 S  c& w* a
+ p% Y# y% W1 X4 [/ ?- \& X  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
4 C' K+ I: U4 g; |8 w5 L9 d1 ^    （题目意思不太清楚。请使用最新版本测试）

  3 版本14.1很多机器不能正常安装。
    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）

% I( T) [9 j' _3 Y: ~( i* Q+ H  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）
6 f$ L7 a# R  ?9 n$ V
. }) d8 K% P0 J: o* `, o2 `9 CPART 4：
1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
    （此问题14.1已经解决，而且同样与操作系统有关）
& Q  y/ p$ y4 u6 [, j& d% ^
' i$ u! T7 J5 r' B2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
. y" y5 Z9 V  \' l（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：
6 s+ M& q' S+ U( A3 P- w' {; The following Skill routine will remove invisible
2 i  c/ K/ o( o. |; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
& W! X  V, L6 b7 n2 W7 f+ k; design is returned from SPECCTRA if the fanouts were originally
; put in during an Allegro session.
6 C& \8 d( t1 I7 Y/ I3 v1 ~4 ?;   
6 ^0 ]/ p- h) S; To install: Copy del_cline_prop.il to any directory defined
$ `0 w2 e1 R# |4 I9 V8 `;    within your setSkillPath in your  
;    allegro.ilinit. Add a "load("del_cline_prop.il")"
' t! a1 D. o8 k4 h;    statement to your allegro.ilinit.
;
3 q  q, m8 X/ x1 v: H3 ~; To execute: Within the Allegro editor type "dprop" or  
;    "del cline props". This routine should
8 g  w+ |; }9 ]6 }2 F. d! a;    only take seconds to complete.
;   
; Deficiencies: This routine does not allow for Window or
% ?. M# c' h6 {;   Group selection.  
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
5 s' y8 U/ a7 x# C;         SUPPORT FOR THIS PROGRAM.
;
/ @: S4 u7 _: @; O0 D2 K  H% v" E9 H! X; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props" 'delete_cline_prop)         

: D+ z' J/ [; N" @+ ?3 W9 S1 x(defun delete_cline_prop ()
  ;; Set the Find Filter to Select only clines
- E; f' k& n0 @2 X4 m; c  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
        ?onButtons  (list "CLINES" "VIAS"))

  ;; Select all clines
  (axlClearSelSet)
  (axlAddSelectAll)  ;select all clines and vias
0 I* x; }. f) s0 s% q, {$ [6 ^. a% y
) b0 f& D- o7 S; C) ?* C, a* y  (setq clineSet (axlGetSelSet))
  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
. M2 K( Q" e; k4 U  (axlClearSelSet)    ;unselect everything
)

- l5 \* l: x1 u* e3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
    （问题表达不太清楚，请直接联系支持工程师）
* P) O  D/ N9 |; H
4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
- t( o. g: h- {5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
# A) l6 A+ M& G/ c# Q+ _    (请提供该元件的库，以便于我们查找原因)
; s$ `$ Y3 s  x5 P# O
6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
- U  X; y/ u/ R: I" `$ V    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）
1 F) q, g0 V8 N( m/ v8 V
& J+ d5 ^* z, v, c' s& g7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
3 u8 ~3 h" X/ P7 k3 q   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)
" a, ]8 C& z& \. c
% {5 y5 W9 P8 p4 s2 q
PART 5：
9 t7 a  z5 k2 u9 V1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
" O" A) {9 _0 X, d) w$ B
$ ?' v2 W/ T2 z* n. _1 o; f2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
   (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)
/ N/ q. b8 z: h- i' n+ ~
3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）
9 C) z: t" K) B4 v" O3 {( `