请教orcad网络表导入allegro问题，急！

wosohutu

我最近做一个案子，原理图和pcb都是在原有基础上修改，但是改动比较多，orcad原理图做好后导网络表进allegro问题了：

, }+ [& |) k: D$ g! q  g) L0 y. |5 |原来的原理图和pcb应该使用新的方式导网络表的，也就是在orcad--tools--creat netlist时选择第一项PCB Editor；
+ E% F! f3 r4 `% m, w8 n我使用的是orcad--tools--creat netlist--other里选择allegro.dll格式导出，因为我对这个方法比较熟悉，但是用这个网络表导入pcb时提示错误：
0 q! n5 w7 `& N" H) v
$ i/ N' L, B# `0 w  I点“OK”后弹出提示框，里面有一大堆错误。
/ i" q+ F' V" b9 T, G+ Q
请问：我使用的方法导出的网络表和原始的格式是不是不兼容，因为要覆盖原始的logic数据？

应该如何解决这个问题？是不是必须按照原始的格式生成网络表才行？
  p4 ?* P. {8 p% A
这个问题搞了好久都不行，小弟非常着急，希望有高手能指点一下，多谢！
3 Q1 z9 i/ f" x

leavic

你好歹把报错信息发出来

leavic

另外，用新导法能有多困难？既然原来都是新导法，那封装和lib就应该比较正规，直接用新导法应该方便得多

buick9323

把你的报错信息发出来看看。

wosohutu

#1   ERROR(102) Run stopped because errors were detected
$ ~+ Z3 D* n9 J; ~3 @
netrev run on Sep 15 15:33:23 2010
   DESIGN NAME : 'M2010_V01_0915'
   PACKAGING ON May 28 2006 22:05:31

   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
, I4 m* {- F0 f/ x; ~% e   CROSS_REFERENCE OFF
   FEEDBACK OFF
6 D4 ]6 O4 y8 B' Q* n9 _   INCREMENTAL OFF
) _2 n1 V/ s4 S9 r; M: d   INTERFACE_TYPE PHYSICAL
4 X' Y) V- g5 d! @  D2 [  P) U   MAX_ERRORS 500
& j: f2 {, s6 ^+ N5 f) ~" K   MERGE_MINIMUM 5
9 t" {5 \  y" W3 J+ K2 p   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
* d+ V3 M6 b+ j+ v. E! N+ w1 i' c* B   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
- Q" m3 P: @; O8 ~   SPLIT_MINIMUM 0
   SUPPRESS   20
$ b0 x  k( h# ], ]. ?   WARNINGS ON

  1 errors detected
2 \& E4 G6 \) h& \# [$ D% j: f' D No oversight detected
No warning detected
" w* ~% H& E. D: p( k) u
; e* `5 D; S" N+ M) rcpu time      0:03:49
  J3 g2 y4 {" Eelapsed time  0:00:02
) y$ d# R( g  e. T7 K: g
' F! {7 o% e5 u- O5 f( d/ ^; P' H上面是报错的信息。
* U% l0 F( @+ S( r- K
/ F, Z5 P" `* T# P( \8 e我改了元件封装，导入时“place changed component”选项选的是“Always”会这样。
" y( m* {/ ?; U$ ^选择“Never”或“If same symbol”就不会出错，但这时PCB上所有更改过封装的元件全部不见了，要一个个找出来再放回原来位置，基本上都是电阻电容，数量太多了，这么做太痛苦了。

请高手指点，谢谢！

nuptxsl

我也不太懂！ 还没接触到。

pkkong

1,你发出来的信息是说有一个错误。当时没有发错误内容，请你再自己看看。看看是不是有什么特殊字符，或者原理图库引脚和pcb库没对应这些。
2，从capture导入到allegro不用你说那么复杂，只要在capture项目根目录面板，选择netlist（有个快捷键的），然后选择导的pcb路径即可。这里说不清你可以自己再查。

wosohutu

我在修改user performance里面的参数后，点OK保存，出错提示：
“Changes not saved, cannot update the env file 'C:/pcbenvC:/pcbenv/env'”.
env文件的路径是在C:\pcbenv\env里面，但提示的信息里面的路径好像不对，请问这是怎么回事？
我怀疑前一个问题可能和这个也有关系。

wosohutu

回复 7# pkkong
, G) S3 j% R# z# `. C" o2 a
$ M, s8 B2 L) J( @. f) L1 Y( `多谢你的回复！
" E3 E! k6 n# [- H0 |
capture导入allegro问题已经解决了，使用新方式导入，没有问题了。

上面发的错误信息，是在capture中把所有电阻的封装从0603改为0402后，生成网络表导入到allegro时提示出错，我就不太明白了，改封装怎么会影响到网络表导入错误，而且没有错误的明细；至于路径及命名经过检查后都没有非法字符。

而且导入时“place changed component”选项选的是“Always”会这样。
选择“Never”或“If same symbol”就不会出错，但这时PCB上所有更改过封装的元件全部不见了，要一个个找出来再放回原来位置，基本上都是电阻电容，数量太多了，这么做太痛苦了。

wosohutu

另外，我发现当把原理图全部恢复，然后同时修改两个电阻的封装后，生成网络表导入到allegro中就会提示出错。
: P6 E) |8 L# K1 Q3 E9 O这是因为某些设置不对引起的吗？
+ u2 M4 E* y4 a: ]$ x% t0 a# c# y请指点，谢谢！

wosohutu

还是没有解决啊，我哭。
! b$ Z4 }5 i4 q, B, O# {现在只要更改电阻的封装，导入网络表，allegro就会报错，我不明白为什么更改单个电阻封装就可以，但一次性多改几个电阻封装就会出错！
9 B4 ^9 C. w1 _/ `求高手指点一下！

ted0925

用 other-telesis.dll 格式试试。

lililu

我也出现这样的问题，怎么解决的啊啊，高手指教

gaoxiuzhang

把原理图，pcB库发来看看，qq;1140192329

晨曦123

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