一个PNP三极管漏电流的问题

turth

图1是我改前的电路，作用是用5V电源给板上一个法拉电容充电，VCLK是给时钟芯片的供电，当板断电时，此法拉电容将会维持对VCLK的供电，实际使用中发现，断电后两个PNP三极管的漏电流都很大，我将法拉电容充电至4.7V后，断电去掉时钟芯片后测量R6与R7的压降，R6有150mV，R7有20mV左右，即这两个管子都有150uA左右的漏电流，但规格书上Icbo都只有100nA明显不符。
6 K0 v6 k& D4 M我按图2的电路更改，其他部分都没动，将R5由射极移到集电极，结果就没有漏电流了，上电的时候也能正常工作，请问各位大神这是什么原理？为什么移动下R5的位置就没有漏电流了？另外我发现漏电流大小与法拉电容电压成正比，请问这又是什么原因？
图1
图2

bow

你板子断电是断的3.3V和VB一起断吗?

养生之道

问题没描述清楚_(:з」∠)_你说的断电是断哪几路

amaryllis

先额外说一句，图1里面的R5设计目的是什么，在这里怎么看都是画蛇添足。然后再说说图1漏电的个人猜想，当5V断开后，Q2 Q3进入反向工作状态，维持住了3.3V端的电压（当然这里实际电压值应该没这么大），使得Q1保持在微导通状态，所以整体漏电。图2不漏电可能是R5的上拉关断了Q2，使得3.3V端保持不住