求助capture原理图导入allegro PCB Editor

kgdyniusr

求助capture原理图导入allegro PCB Editor
( b9 c4 ?! W" ~9 }, s8 C    刚刚学习allegro，请问网表导入allegro PCB Editor时要怎么设置？导入网表之前要做些什么准备？
" Y6 @( D: j' g' l. x' Z在原理图中我把原件的PCB footprint都填上了，跟allegro里面的封装名一致。其实令我很疑惑的是，仅仅
( w% P* T+ ]+ ~1 p( @+ b3 Z" J是在导入网表前设置了网表的路径，却没有具体选择是哪个网络表，加入我的指定路径里有很多个网表，那
4 ~* s' B, x4 o# U  c* n' J岂不是很乱，所以我把原理图的名字和PCB 都取同样的名字，而且存放的路径都一样。但是都不能导入，我怀疑是allegro里要设置封装的路径，请大家指教，谢谢
下面是导入错误提示
3 ]5 f9 T4 U& ~0 w5 A. h3 ]cadence Design Systems, Inc. netrev 15.7 Wed Oct 27 14:42:35 2010
(C) Copyright 2002 Cadence Design Systems, Inc.
1 _% A' Z/ k7 n5 B5 \------ Directives ------
RIPUP_ETCH FALSE;
, q- k0 y6 C6 Y" HRIPUP_SYMBOLS ALWAYS;
2 H: J  _6 [; Q7 K  a% uMISSING SYMBOL AS ERROR FALSE;
% X* z  Q( ]+ h* ]SCHEMATIC_DIRECTORY 'E:/Cadence/work/pad';
4 z; A' z; O' nBOARD_DIRECTORY '';
+ J4 h; k) ~7 hOLD_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
NEW_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
CmdLine: netrev -$ -5 -i E:/Cadence/work/pad -y 1 E:/Cadence/work/pad/#Taaaaaa03360.tmp
; o! g" g5 c6 z3 j------ Preparing to read pst files ------
4 w2 V$ G2 d; Y1 x# h
) o& {1 P) N  B8 `" g1 S#1   ERROR(24) File not found
4 @0 p- c  K1 z     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
) ?+ i  W: a& Vnetrev run on Oct 27 14:42:35 2010
4 f9 U6 H0 A0 A% {* t   COMPILE 'logic'
  ]( d! M' p3 R% T$ T! G! V% X4 c2 S   CHECK_PIN_NAMES OFF
$ E6 H  m. X5 E; l, w& H. j   CROSS_REFERENCE OFF
/ d! g, `! `+ ^; b" ?, f  |   FEEDBACK OFF
5 w  @/ B; B0 M, v: ^0 h3 }   INCREMENTAL OFF
* y* y9 `8 o+ ?% Z# I   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
2 \  N5 O5 [. Y% U8 M2 y" G" N   MERGE_MINIMUM 5
* ~: `5 L: S2 K; a- j   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
; v5 C6 @. e3 B2 n- ^/ V   SUPPRESS   20
   WARNINGS ON
0 S- ^1 y2 Z/ n/ b# Q! p  h3 o  2 errors detected
1 a$ \/ A  b! `9 M/ x  f No oversight detected
No warning detected
cpu time      0:00:04
elapsed time  0:00:00
/ V: ]/ d* r* ^1 h

freemanz

英文已经提示你，封装没找到

freemanz

其实可以在capture生成网络表，自动连接到PCB

jccj_wan

导入的问题还有点不明白...主要是没自己做过完整的流程