pcie1.0/2.0/3.0的refclk时钟频率

huo_xing

如题，目前在做一个案子，需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有，cpu给的refclk只有一路，通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M？

momokoko

是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

huo_xing

momokoko 发表于 2020-9-11 10:28
5 l5 U; x$ k8 Z& J+ O是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single- ...

5 R& r% R; Q" Y3 a7 K额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。
- w/ {2 ]; }( Z/ ^1 x6 c我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简单。不知道是否可行。


  O6 T# x5 m  Z1 n* r5 y8 T! O9 w

gabbana0529

用pcie clock buffer. 最便宜. 业界作法

随风飘远

用时钟芯片吗

huo_xing

gabbana0529 发表于 2020-9-24 17:12
+ \# s2 ~# r  G" p: H' H用pcie clock buffer. 最便宜. 业界作法

& Y7 m2 ~/ H3 ~; k1 b实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。
' i5 J* C$ {5 M# }6 x- D* A- U9 j现在问题是，pcie host提供的时钟是不是都是100M。
4 M2 P$ g7 s+ k+ d/ V: [

; |% z, H4 l3 |

gabbana0529

pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。
1 L5 B, o' ]( r0 a, E没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.
5 o4 Z2 b! ?- ]1 R4 o* v

huo_xing

gabbana0529 发表于 2020-9-29 12:04
- O- i7 v4 M8 Tpcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock g ...

好的，谢谢。知道了refclk是100M就好办了。
8 x& Q0 A9 Y, c+ Q# T2 H$ C
目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。
) E- V7 N* T% v4 G- g
  B' O9 [) P3 H5 y  T6 I

startostar

huo_xing 发表于 2020-9-29 11:28
( C! r  P2 {3 Z4 `1 d5 D  S实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直 ...

两个晶振不同步吧

huo_xing

startostar 发表于 2020-9-29 14:44
两个晶振不同步吧

这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
) Z8 P  H) x0 o可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。

( |/ s8 B  @" r$ o& Z
7 i' `8 T0 Z" n" W# A: {

t123456

谢谢分享

canatto

Pcie可以跨时钟域，所以可以设备各自用自己的refclk. 但一般情况，在同一块PCB上，就共用同一个时钟buffer出来的refclk，多块PCB的话，就自配refclk。refclk也不一定非100MHz不可，常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

LZX_123

huo_xing 发表于 2020-09-29 15:03:47
8 q+ k2 q7 i5 k! s" d( h# s7 \[quote]startostar 发表于 2020-9-29 14:44
, j& o- r8 O$ v/ ]" m- t9 z% z$ R! u( J两个晶振不同步吧

这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
  x% g3 x& `9 o3 M$ O' a  d% M可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
: \( b5 `  g2 j  K( p; Q

[/quote]

你用的平台没要求时钟同源吗？
. M& }! B' z- C8 h  Z% b3 T* {

Li_charles

refclk都是100MHZ