线变铜皮

笨鸟先飞 · 发表于 2020-9-11 15:28

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在给高速线挖空的时候有的两PIN是斜着的那这个时候掏空就比较难掏但是听说可以通过导出导入更改clp文件可以来实现请问在clp里面怎么改？skill就先不讨论。

lilino · 发表于 2020-9-11 16:21

很有必要改吗

chendl · 发表于 2020-9-11 16:23

使用Toolbox组件里的Cross copy功能就可以实现

笨鸟先飞 · 发表于 2020-9-11 16:33

lilino 发表于 2020-09-11 16:21:24/ @2 p7 z0 }9 z3 W
很有必要改吗

有必要啊特别是做射频的时候隔层参考

aarom · 发表于 2020-9-11 17:07

提示: 作者被禁止或删除内容自动屏蔽

笨鸟先飞 · 发表于 2020-9-11 20:03

chendl 发表于 2020-09-11 16:23:52
0 m2 l2 d `% E% ~( w2 k. c使用Toolbox组件里的Cross copy功能就可以实现

可以讲详细一点吗

笨鸟先飞 · 发表于 2020-9-11 20:07

aarom 发表于 2020-09-11 17:07:49
3 f& f; ^4 C! v/ G高速線看需求, 有些需要隔VIA和線對GND 20~40mil,包括上下層.
1 s0 w! r4 V$ W6 G! ~+ v; u3 \0 x3 Y, E, L, k; @
因為GND有時會拉平高頻信號. 所以要看IC參考資料.

是的通常8G以上的信号都需要做了包括耦合电容的隔层挖空孔的挖空还有连接器PIN的挖空还有一些其他要求包括孔的大小孔的间距到地孔的间距都有要求 interl公司芯片都会有说明的

fschao · 发表于 2021-8-21 11:43

是啊！我也想要一个

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