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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › PCIE Gen2，Gen3 PCB上允许的最大插损？
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PCIE Gen2，Gen3 PCB上允许的最大插损？

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RickGao

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1#
发表于 2020-10-29 11:08 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请知道PCIE总线2.0, 3.0在PCB上走线所允许的最大插损值的，帮忙提供一下作为参考。8 f5 y# l2 x5 r! E

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xiaogegepcb

该用户从未签到
2#
发表于 2020-10-29 13:49 | 只看该作者
这个一般是根据设计定的吧

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RickGao

该用户从未签到
3#
 楼主| 发表于 2020-10-29 16:19 | 只看该作者
这个不知道该怎么说，如果规范里给定了，那么就可以指导设计，但是规范里没给呢，就只能根据仿真与规范里的回损和抖动情况来判断设计，进而也可以判断设计走线的插损是否可以接受。而我找这个指标的目的就是希望不用仿真的情况下，可以大概判断走线是否安全。

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briantseng
  • TA的每日心情
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    [LV.9]以坛为家II
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    发表于 2020-11-5 10:08 | 只看该作者
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    + B3 a- a3 n. iSpec 有定義GEN3  沒有定義GEN2
    ) R$ q: q$ E7 v1 e( n; W# H7 A

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