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本帖最后由 sisisisisisiwww 于 2020-11-19 13:42 编辑
5 o# ~8 g3 k2 ~* }7 S! E: X
* H A3 _, n/ a5 d1.鼠标设定: 在allegro视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.4 e5 v' Z6 y- P* i e
: U% ^4 P9 @8 o$ {- t5 w: h1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置
+ N3 ~8 u& j* F* V! n) ?" c0 h" a: t2 e. ]) w
4 m, R/ h3 j! F' f. V2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…
( W) R; \6 Q- R. d! [# j4 T! q4 j6 x8 M
1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.& Z: }% V& H* y2 C
9 b, g' A5 p" ?2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharePCB/text/views即可.
9 M# v6 ~ \* a9 ?9 _* K( x0 O* h& O1 F
3. 不能编辑Net Logic.
9 s8 o7 r0 l3 q6 BSetup>User PeRFerence之项选择logic_edit_enabLED,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.5 C# O7 X/ i7 M9 h8 f
1 d- g7 M: _0 `( `; y! @4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
# x# r" F9 w+ T, e6 {1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.3 g' C: |8 K$ j7 ^& J y8 @ ?1 _. b
1 c% A$ V: K5 j2 K4 X5 P7 p2 l7 y9 Z
2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK, d4 H2 s8 [7 V* Q
/ b( ~6 e/ ^ k# j; T
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?
' n# J+ V- l, d" S# O7 ^% P1 I; K" k“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.
% Q9 Q7 ?1 v6 X8 I8 {
! T' ^, Y& J) |/ u6. 如何Add new subclass:
9 W4 y# p. ?1 a: H' r; CSetup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。 4 @$ W) V3 w+ J; x5 n
- t& B2 Q1 d- }7. 对differential pair nets 之”net space type” properties应怎样设定？7 e W. k N+ Z) u+ K$ S& L& ?
1) 先设定对net 设定一differential pair property,
e! d* q) I9 @# v! P
# t& f5 x3 K' \! |: E3 U, S2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,
# e+ n7 q" P* w( _1 f4 f6 L @ |9 A/ t5 ]8 _- h$ c/ n+ I0 g) X
3) 选取相应property,
9 C4 k. e6 I0 T- U" K7 D: o$ q$ D( z1 X" Q% S4 h: Y
4) 再对其套用spacing rule 即可.
7 W }6 j0 Y1 s9 i
! p& _( E/ d% \. T( v8. Hilight时的两种不同的显示方式（实线和虚线）6 ^$ }, |" @' q( `. J+ ~' @, w
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清
0 E# t: J1 y: f" G f5 B$ L$ F. Y$ M
0 I, g! S0 q: e# ?6 C! e9. 怎样更新Allegro layout窗口下的tool bar和display option设定6 @# @' N# `" L; R# [7 c! y0 n
View>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定.
O6 v3 \4 Z- y/ m2 ]: H$ b; P2 W' a W$ U* N
10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.( t4 E+ v4 D% W+ Q. g O
1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗 @! X+ `! O8 {8 J
. n" j1 n! N" s: h+ C& |0 d
2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430
) `& P+ n6 V# O! b: `# U7 _. L) ~, B- o
11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情况：环境变数中将temp路径设成了桌面
9 _8 j& m. }* {: ~7 H7 ?9 r1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp8 k! S; ^7 a. V
5 s+ T. h' p h5 d. i( x2) Setup>User Perference之Design_Paths>textpath项设成了桌面
/ o% F: i5 z0 ]( t: h0 T# S$ o# Y* ~- w, j% l4 |* e
12. 当我们要RENAME背面元件时不成功6 _% B7 b1 l. s
选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.4 P u: K B5 C* w3 {6 k( E
1 h+ m- |1 u3 L+ X) k& \/ |
13. Rename
% ^9 q2 H% V* [0 i6 c0 VSetup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。
9 u; L! ` R- a9 v" t" f; v; `1 c1 J# `, [( u
14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕+ U8 F' p% u9 a. V) Q( b; w
1) Pin to Pin (Rats在Pin之间显现)
" Z' Q0 R# u- u0 E, m, q5 ^, S; Y' ^2 j
2) Closest end point (Rats随走线改变显示)
* b$ p3 k( [* V% [) ^ u$ Z9 N i; s* Z% q* v
15. 怎样复制多个有规律的VIA
1 Q n% N) J6 T) w( D+ u. l点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.) O0 ^7 e! s4 D9 n5 W; b
$ f4 M( B7 S) g' k, o
16. 有时打开allegro窗口,menu会反白无效.( N+ O0 j' y+ e( [' p
( W! A: H3 f6 j2 p. w" H
1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档,# _$ e3 L4 r8 n% y# _+ g0 g: [
8 V. B$ X2 x7 ^6 N5 j
2) 再重新开一个allegro窗口.
6 ~7 I* V$ y# x7 i/ }, V
- H& F6 H1 R) L: c+ n17. Stroke的使用3 Y. | q' w' |' m0 g
1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？
T) K7 e, _& }# D; [1 Y+ V. ]8 P% M+ `$ d
1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下,; _6 }* f/ _& N! j
7 ~7 j$ {* z6 _& @4 w, C3 i3 x2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。* n4 }5 P0 t: U/ c( f/ i2 C* ~
: B7 b0 r7 j: \# [" J/ z
19. Menu之Path设置。, g' D- I( ^9 a6 g
2 P) s e# c" _3 A. k( j
Setup>User Preferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu.7 c9 ?& c5 D9 e3 h
4 b) C: C, B, v6 w" t
20. env中快捷键的保留
" c2 Z8 b. t, E. ]8 b; L
, U) }! E+ R3 h( N8 L1 p8 [. S. b3 ?将C cbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。8 f/ v/ o- u$ N+ J4 x3 a
) p6 G; T" l. J' N3 Y7 |4 O
21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开
! \; b. c, ]9 J) n; K1 q在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉
$ N5 z) v* @+ X+ @% F+ a. z1 Q( |+ B2 i. ]# M0 T9 }1 Y
22. 定义某部分区域不能有测试点4 C4 |3 m0 K6 M9 ]/ h
在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds.) m! K% y# w h$ A! k0 \8 h
, { M7 n: ^; k A
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒+ `7 H, e( ?! `+ H f( S2 b) m
3 a) m' r3 M6 D# e
1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐
/ Y, A" d; j7 R5 i1 O* }
+ m% ]1 u) `- p; s2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了.! K) D/ z; l1 n& I
8 E; Q; m V! i; T/ g7 e9 [8 t/ }
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.
W: L$ ]( q, j) e5 r8 S0 d/ `1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,
2 v9 g* S* d7 f0 C7 S, m% Q; n. ]' ~. Y4 q9 a* j' D/ G
2) min neck width设為那些特殊IC能走的线宽值,
" S2 X$ ^, w7 {7 c* I- t! |/ U2 z$ U
3) max neck length设為这段线宽减少了的线可以走多长.6 u0 M$ Y0 y3 e5 `; S* q# L$ ]
X3 J& k( \6 w
4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.
2 ~" m5 O% X t! y% K
) z; W% |/ a: I9 K25. 做零件时无法放置PAD
4 K$ T! }8 u o4 v s可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可. k4 U1 O1 m8 d. a1 g# I
, I& e0 y7 E& c5 E1 l5 N
26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）* }0 ], Y3 C8 Y3 o. v# H
1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔
8 R4 D1 L7 [8 U9 Z1 ?' E) }- @: U) H o, E
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层- R0 d" o. p0 V8 d" T
2 t8 o& l, u# c# ~9 ?1 j
27. 在board file中replace不同封装的零件?
' N2 ?/ H( s% S/ U, t/ F1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.4 K+ b J( k9 x$ G3 P4 B ]
: E5 q4 }1 z" T- ~# g2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样
$ t, C [1 o6 T) a; H
2 s7 E! Q! l A! p7 b O+ d, a28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。+ k$ }5 U* U' b% j& ]. W
将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。
/ U; |6 y" ?$ Z4 a% r! V2 ]. @# m, d1 C9 }; Z
29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.# u1 x/ W0 C3 ]1 ?- c
p( h& V' |+ x$ v/ R在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.$ V7 Z4 ?: S- y& W: a
6 R0 j6 O! M& B* H
30. 如何保护自己的Project。
( @* [! q' b( Q4 U1 v7 v5 a6 DAllegro14.2中Allegro Design Expert之Editor. File> roperties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
/ l# ^* R9 Q' l4 y# ~' H4 \& R+ @3 f$ i* H% [) L
31. 在Allegro14.2中不能执行dbfix指令。
/ l6 m: t0 Q1 m. O6 ^/ v0 |1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.
- B! z% E1 v5 z$ i2 V9 o# B
# W; h1 R& H7 g7 z$ n# z' X32. Allegro Utilities****程式介绍
; E8 f' Z6 S7 q6 R* i& C1) Allegro to SPECCTRA: SPECCTRA Automatic Router
* d8 \1 m4 U9 i2 O4 m
. s$ @/ t) w. t$ [% M' j3 E$ a2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.4 J1 q; C. ]# f) c
1 i$ N' Y) P! u3 f33. 如何避免测点加到Bottom层的零件内。
( J/ f; ?$ i" w9 M* s) J8 t一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。
/ S r& \: ~- M+ J7 K" `! t; N: i( I3 E
34. 如何一次性highlight没有加测点的net
- P! S8 e* ^* h2 a1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net.
4 H5 Q7 n4 R( L. |* K% {7 H
1 L6 F4 c" v& x2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
% ^* t5 U2 r* i9 G6 U% Y8 E0 ]
35. CRTL键在Allegro中的使用。/ ?' B) y8 N" K6 c3 n6 h: O
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。$ g+ A" j3 v/ H' K
5 N, Z3 P+ Y1 b) z! q
36. 通过show element之report档产生一个list file.
8 t! ]$ K _0 J T5 fDisplay>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。
; [( ^9 [+ _& A; K8 n5 q. ~+ }; {7 a5 d8 w% P+ X9 T
37. 固定Report窗口以便显示多个Report 窗口" G7 A. E7 I% D& P' r5 y
在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖2 D; P) ?1 [ r2 L& U
/ k' i9 M' A: J1 ~
38. 中间键之放大缩小的设定* C. R, }; p7 U- R
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。
9 A3 g2 X/ k* }# b
% u/ K- W! ^8 Z6 j$ h0 ^39. Show element时不显示manhattan etch length+ u* e" F! ~ E* u" Z
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。0 z) m# ` Q7 n. M7 ]: z2 W& F
: h+ X5 @: @ y7 U2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。
H- b9 \* V$ F. Q: j; ]7 i9 O2 c5 y& |
40.非电气引脚零件的制作* s, m1 v; x( ~
建圆形钻孔：
( y! n: m/ \8 H8 U（1）parameter：没有电器属性（non-plated）。
; }; @9 p* I/ l' q
; @; B. _6 J1 _$ E（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。( ]& Z/ `$ b! n
9 O* @0 j8 {. `3 `4 k注意：regular pad要比drill hole大一点。6 r6 s, Q# L" c6 C" {
# z! a/ H( ^2 s& z# s9 V/ A5 Q$ W
41.Allegro定义层叠结构
. g' |0 U: q* W$ N! L* V对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1 z/ \5 g+ s# D/ b3 ^/ _6 v1 f: Q1、Setup –> cross-section
8 [: L( R* h% U7 k2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4; z. Y) {# G H! K, V8 \$ G0 j
3、指定电源层和地层都为负片（negtive）
! r* A1 |! ?! L. q+ L l/ ~5 S4、设置完成可以再Visibility看到多出了两层：GND和POWER: h7 J' r- ^+ x* h' u
5、铺铜（可以放到布局后再做）
/ \2 P( H! _. |( q! n' s6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜0 v# T8 h8 _* \) N
7、相同的方法完成POWER层覆铜
, [* Q1 w, G8 ]8 \" ?9 d
/ E0 q/ K+ n* Z# _5 f/ a) ]% L4 n' D+ C42.Allegro生成网表6 E( R$ z! W% x) x6 R8 e
1、重新生成索引编号：tools –> annotate
, m, c' m* K+ Y6 x+ d/ E# R1 H) O2、DRC检查：tools –> Design Rules Check，查看session log。' V' P6 F1 G4 v- p" k# ]3 j4 A
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
- t# A' M0 Y6 g/ e, Z Z1 {
5 t+ a R1 l2 |$ N: ^1 K7 f9 ~% T, R2 v8 `9 m7 [/ |' Y
Allegro导入网表
* E8 Q( ~0 l( C
7 l* r. P% v( V" o+ V8 x1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）
3 S+ p6 \. |5 s6 Y/ [9 r; d2、选择网表路径，在allegro文件夹。
4 ?" u7 C2 u$ ^" |) c0 m' v3、点击Import Cadence导入网表。
- E- {$ j _4 {4 r. ]4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。
& x2 F: e; W+ W# k! [5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。 F6 u2 H5 e1 c2 m9 j: K
6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
5 i* x# ^/ z% h* |) L; N( ?& r5 F
: `( W! q* z0 ]7 W* W' E' S- d43.Allegro手工摆放元件
+ g w, C: D' v B3 y' C, f1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。& _* g, L- ]: y; |# L, Q
1 }: c' `$ N* l a, B
2、如何镜像摆放到底层？7 j+ H% R. v/ C1 M5 B
8 D0 e$ _8 H1 T# {! T0 Q方法一：先在option选mirror，在选器件
7 C* h7 [. P. z; {: f; l方法二：先选器件，然后右键 –> mirror& m5 I% ^. |8 l& L; D
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置& v% f2 C; t, d6 i2 r3 E+ K! C- \: x
* g2 N2 r& Z+ r6 ?方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。- P. [2 ]8 N1 |0 B0 |& b; Z
3 {1 q# m% Y5 `8 W# J- |! ~
3、如何进行旋转？
, Z0 ~, `' K9 Z# a+ V! P
- j! n* B K/ }) L; H! w方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转8 e& O9 M6 g; U' a2 i( p* W, \5 [
方法二：摆放的时候进行旋转，在option面板选择rotate
2 \ S% p5 T6 W( A
" E* U; X P& f# B7 {+ e44.Allegro快速摆放元件
, _0 Y9 _" \ t$ U9 B6 A4 P1、开素摆放元件：place –> quickplace –> place all components! a8 ~% t( d& U
: U: v2 N: D3 [$ E3 J5 Y5 z+ y5 z" J
2、如何关闭和打开飞线？
) z) g, e& H6 D+ h/ O* w% v( I* o% ?0 m$ t4 Q
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线- b+ T, [- s3 t
打开飞线：Display –> Show Rats –> All 打开所有飞线! @! h2 V9 N( y: p; y
% t) Q. _, B7 m, d( ~) c
3、快速找器件：Find面板 –> Find By Name –> 输入名字
! S% I) o; d. x/ B% F- {- D
( z0 K2 ^- K% D; F9 r$ [45.约束规则的设置概要
# S, J6 K- S& l- G# `1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等) s: ~4 |2 {, m D, Y0 F, x+ A
6 u3 R' d( [- {
2、主要用spacing rule set 和 physical rule set
1 h7 B+ _ ^7 m$ K9 Y, u; M8 H* s. r5 c
46.约束规则设置具体方法
4 h' D/ M: y6 L4 `. o" b1 j: M1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。+ S9 F1 m( N- M a5 ^; x8 }
- D# `8 d& c5 P' ]/ ^
2、一般设置规则：pin to pin为6mil，其他为8mil。
[" w" |0 a1 Z% g! t2 i3 z9 u- H# W L2 W& [/ s; _* n3 M' O2 E
3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔7 y' H" u: @9 f+ e( J! l# ?7 E! M/ a
; @! b7 |$ g+ i, k" i4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
( D3 }, e& A3 E% N$ J
# D8 ]1 |8 C! G7 C3 w# H2 h47.区域规则设置5 Q g6 r; e4 S$ ]4 X+ u
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。
1 r5 {% e% E v) |/ m1 w; u0 p% J* Z* w) O0 {
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定- Q8 A$ ^/ W3 g5 |1 O
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发表于 2020-11-19 13:39
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