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本帖最后由 sisisisisisiwww 于 2020-11-19 13:42 编辑 ) {) k( m8 G: Y3 S: D# t" h
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1.鼠标设定: 在allegro视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.
( w8 }% I+ d) K5 v2 C3 J( h/ g/ E2 s2 t4 ]# K
1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置! R, {% V1 X' y7 h7 G# O
9 i0 {: W! w5 l9 G4 T. B+ Z% K
% E& d+ q1 A% j- L) d2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…9 p5 X' u9 T' Y, V/ M9 u5 K
4 k0 o Y. `. K4 o2 \1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.! Z, {; U D2 ~2 `: ^0 L0 H5 I% W
& ^. g" I7 q5 r8 c* U8 E7 o8 W0 O6 r
2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharePCB/text/views即可.
6 ~$ D) G5 }* I& @8 p! j( ]! M# _5 C
3. 不能编辑Net Logic.
# N( d7 L( `+ ISetup>User PeRFerence之项选择logic_edit_enabLED,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.
& ]. ?9 p7 }: a$ Q E' ]9 L
" A2 p8 ~' Y; A! X& j4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?* w- \, C% D0 S6 x; l6 R* f' B
1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.8 V! o$ L" s. \% y- c( K) p1 {
4 v' W7 l3 O- D& T
2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK/ ~% F2 n$ A$ C* o3 P( `
8 g0 ?: [ L' z
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?" g$ K( X% J4 P* u5 {: G
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.8 K u# {0 g3 K! S( p5 I( Q0 A. {9 u4 z
- t8 l' O, \- |- V8 w
6. 如何Add new subclass:0 N/ V) H4 s: t5 _6 a4 [
Setup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。
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7 v0 I# G3 q- @# Z2 v9 ^6 V7. 对differential pair nets 之”net space type” properties应怎样设定？
\9 T- M1 k+ u% T0 V# y8 A1) 先设定对net 设定一differential pair property,
: O7 A! x7 O8 R" i! H5 p
2 q' D* ~0 [ {0 p; Z2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,7 k. |5 B3 U* O( W& _! G
" S# c7 W' D$ E3) 选取相应property,
6 m$ \1 V1 f, o7 K6 A+ V, y* w8 I: ~% }
4) 再对其套用spacing rule 即可.
[# Q4 u6 d K! A1 N( L2 K) Z( t' Y0 p4 `" e, f& L
8. Hilight时的两种不同的显示方式（实线和虚线）; o9 l( M3 U+ J# b% b3 h) S
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清
' W( S, f: M" m, J! i7 h: ]3 u
E. |" O2 D0 r6 X. N9 }; y9. 怎样更新Allegro layout窗口下的tool bar和display option设定' U* y% t: `* `: D/ P
View>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定." Y1 f2 E: v2 m6 o. D$ m7 ?5 p
: k8 ~' ~7 B4 Y! ^+ |1 T: V
10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.) q# M- O; `& n0 q% w" _
1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗7 p5 Q3 b) |: [. K# p
: R/ Q8 t' T8 ?9 Y
2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430
: E1 L+ S4 W0 Z- o4 M1 Z4 B! f+ v3 }, J4 A: k6 q
11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情况：环境变数中将temp路径设成了桌面2 A- L% g/ h1 m! ~; f1 H
1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp* V( N; S5 j7 `- m+ Z
: X( }8 @$ j. U7 s, x: ]
2) Setup>User Perference之Design_Paths>textpath项设成了桌面& i" _. w9 V5 u, a+ I, B, |) p
# f: l/ n4 g9 A; q) I4 O5 p$ c
12. 当我们要RENAME背面元件时不成功
" w& K b8 e) i* {4 P% n# D. G, m选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.
' @* F, P: n$ ]) c0 i) D: K7 ^# k H8 ~. i) y% L9 L
13. Rename
- H) L. Q l. ]/ kSetup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。4 I& X3 W6 Y1 T& Q8 S' b# H
( `6 v* H: X. e14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕4 F* h, _1 _& v) e
1) Pin to Pin (Rats在Pin之间显现)5 ?- y# t/ @) r' `0 j& X
/ x3 h4 }! ^3 M5 \3 W
2) Closest end point (Rats随走线改变显示)
0 R9 ?* `) ]$ y" {5 F1 f6 f+ f4 |4 W; E/ U
% t% L8 K2 i' @15. 怎样复制多个有规律的VIA5 }# X1 r) `1 S0 a0 G( g
点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.! }6 |% T( A4 l- A1 u4 m; a
: {" s( X( a- p m8 D
16. 有时打开allegro窗口,menu会反白无效./ l" G( P) {) n- T3 z: X3 u* h, Y4 i
" q) I6 S$ E1 H7 |* ^1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档,' N9 ~& ~2 \7 e+ N$ A
$ L0 F) _: n, t$ r
2) 再重新开一个allegro窗口.6 p( F [- {& Y# \
& d. p4 @; k/ M* w1 H. ?0 ^! r1 \; F
17. Stroke的使用7 N& W5 A) v+ q1 p; E0 _3 w. e
1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？, J" b1 o$ Z$ ]
8 r) j L5 W3 B
1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下, e! ?8 c& I9 A: H! A" V! r& q4 @7 ]
( E ^- P, F2 Z0 J' G! f4 P
2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。
1 g0 I x7 A# q* B/ q$ D0 \; p; N$ W& {+ ? n' u
19. Menu之Path设置。- {: _1 A- X& p& ^
P& R) R* Z \, B ISetup>User Preferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu.
9 W( U& q4 \: F8 y# Q# j5 q4 d' K
1 ]9 B3 k5 g9 b7 k7 x20. env中快捷键的保留5 z! C5 q7 W) `9 C' l
2 B, y( x$ f$ v- r& |9 F) a将C cbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。
7 s; A( P0 c1 w6 I" o' ^: s2 p( l$ K) o% H: s
21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开' _) ^; o2 h) Q; l0 y6 ^( m# w
在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉
$ I7 T. h, _% j# K! v, f0 L
& U( V; R+ Z% Q6 N) l22. 定义某部分区域不能有测试点+ Y% _! x H3 {) ]: u" a. M9 l
在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds.* A; i% f0 N1 S4 q6 h
* }* g. e; `& H" O( ^
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒3 a* E" b; j7 E0 J# e! u- U" n$ x4 x
8 M; Q) z7 c- N. g7 R, d* L3 e1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐, N5 C- z, X" u/ U6 S
* \3 f' b$ i8 ^% O& _! q0 i2 L( \# G! r2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了.0 u; i. _: K5 K% d8 j
0 p' K1 ~" ~; }, |: x24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.
9 @9 ^1 T# r9 V+ I# E1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,5 @( A6 j" Z. H0 J
7 e! P- ~1 t0 _2) min neck width设為那些特殊IC能走的线宽值,
7 }$ O+ G4 `$ k0 m$ i$ f( i, ~4 g6 }- Z
3) max neck length设為这段线宽减少了的线可以走多长.
6 u$ r/ h& G K' ?: }9 ~ h7 r4 @
; H5 t$ @! @0 @. a- c6 i A4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.* e8 c% l1 }4 K! G' O7 W! N8 L
/ D$ t; d; }# t3 ]5 T# G z4 p25. 做零件时无法放置PAD
2 w# D0 @7 c! d9 {4 {7 Y E可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可6 V( v! M# s7 N1 t' \, g4 `) j
( z( S, e) R: O8 G- m) G/ o26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）
. T8 T" R; T) n2 z1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔
( u. F$ S' b9 g3 B% i& O4 t) p# Q6 K% }1 W7 V
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层5 y m6 I, }* K
3 S8 d8 W9 I8 x! h" p S! q) ^' r
27. 在board file中replace不同封装的零件?% m: M: b& ~ R+ O7 c1 W
1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.% m3 i1 c, v" o" E+ v4 S& f3 u
8 w* O) p5 G7 G2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样% S( w+ L7 W- f0 J
) Q: J4 y( S7 {- R
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。8 b ]$ ]4 v: I% ]1 l3 w0 [' V' H+ ]
将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。. d9 S; y/ t* y3 v! H$ O
" g+ b' ?& U! Z# }29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
+ e3 `' m7 k- n3 ^( q, J' N G% y5 |5 P, W! `& z+ ?
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.
" x3 y% J8 Q5 ?. B& i1 p; T3 a5 R7 b) C
30. 如何保护自己的Project。
) I( I4 F, P0 B+ B3 p" NAllegro14.2中Allegro Design Expert之Editor. File> roperties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
9 e, N2 ]8 Y; J9 ?7 ~9 L1 B& O1 F+ \* r& S- s5 B. z: @* y
31. 在Allegro14.2中不能执行dbfix指令。. F5 f6 E: a4 N. B
1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.
6 E1 l% @, S) s2 Q* a/ \' J* J
; i% x. ?0 ], {4 f% w32. Allegro Utilities****程式介绍( u2 a: k" G9 j+ q4 I/ e8 k s
1) Allegro to SPECCTRA: SPECCTRA Automatic Router
9 X8 k: q9 ]9 o
C3 {# u" \4 L: Z2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.
3 M9 n- y* j. b3 j" Q. ?
" j: W# [3 d" S! j0 T( }6 O33. 如何避免测点加到Bottom层的零件内。
- l. c8 E0 Z8 ~' C, R8 G一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。
( t8 [0 @; c9 X4 H# F) S- A3 y$ o8 N) r7 I
34. 如何一次性highlight没有加测点的net
. r2 v$ g" t) h1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net.4 v( g+ ]* W: B7 G+ X) {% P
$ k y2 h3 n7 j7 H- y2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.0 m' C( r1 B# h& p1 |/ b6 `
6 K6 u( f9 ?! }7 s5 ~7 j# Q+ r" z
35. CRTL键在Allegro中的使用。
3 _1 J {7 U" `) K% H- i在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。
! Z+ ~2 {+ g0 A4 J2 d N, I4 G0 X$ q0 i+ h5 S0 m
36. 通过show element之report档产生一个list file.
% w h( C/ }( W, W, J: y8 S" qDisplay>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。
- x9 _4 y! ]2 a
3 R, w: M0 s2 m$ i2 B37. 固定Report窗口以便显示多个Report 窗口; M- r2 {( ? g( @6 P1 Y
在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖% V+ W4 y3 Z/ d8 o. x5 j; U
! J/ Y9 I5 q; R- ~. y% k
38. 中间键之放大缩小的设定4 f) ^4 m( @+ x
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。
; S$ \! [+ u9 F/ r* ?, X! Q U' v E- L
39. Show element时不显示manhattan etch length. v6 b) x8 Z( t6 b
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。, ?6 u0 u2 n o
6 d, v6 K$ U$ T$ U/ @ R: t2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。
) V* p- D/ e3 ]! q7 _6 e9 N) ^0 {8 r6 H; T# {( o( Q! B3 ]8 M
40.非电气引脚零件的制作 r( r7 g' m/ m: g+ `4 h
建圆形钻孔：2 S- C$ }) c6 j! f
（1）parameter：没有电器属性（non-plated）。- x6 e/ c0 D2 ~5 s( G
( \- v; x# r, b2 d1 h! k! t4 d7 q' x
（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
( I! N' W# T/ T- t2 J4 z8 g* x/ i4 n7 A( j- }- I1 _5 A
注意：regular pad要比drill hole大一点。
- |7 H6 A( @6 \6 ]4 F% e# T6 a# @: z* i* j- z$ @7 D1 Q% l9 A0 H k
41.Allegro定义层叠结构
6 s4 P# r& |; T6 v' v对于最简单的四层板，只需要添加电源层和底层，步骤如下：) _2 k0 O2 u1 S. |- M
1、Setup –> cross-section
+ z# `1 {* N3 Y2 ^2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4
( m1 o1 N) t8 w; z9 r% V3、指定电源层和地层都为负片（negtive）2 B. o( B! G, i: ]& N1 B
4、设置完成可以再Visibility看到多出了两层：GND和POWER0 h8 k2 y* {( m k4 V" |
5、铺铜（可以放到布局后再做）) H g9 `& a$ E T- ]8 C& H& w3 J1 w X
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜# `" R' }2 l6 r
7、相同的方法完成POWER层覆铜+ s6 M) [- ?0 p( Q) }9 X& ]) f" O
' K7 j( {* r! `42.Allegro生成网表
) @0 N4 K C2 O _1、重新生成索引编号：tools –> annotate! N! j, f; x7 E, u$ j* H
2、DRC检查：tools –> Design Rules Check，查看session log。4 i; S) \% [% H& f
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
: a/ v% @9 k5 B8 I6 [9 f8 b4 x; ?' R F* b
( v9 L. m# z, u! n h2 @Allegro导入网表
! E3 q8 M& b' Z# l7 I7 X
2 a" N- X8 s3 h1 F) l' c1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）3 s5 y8 }+ e0 d4 x* k
2、选择网表路径，在allegro文件夹。
3 X) y+ d0 C4 y; {% s3、点击Import Cadence导入网表。
- ~: V" J$ B9 D3 `4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。
# L, {4 s8 \0 M5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
& @. U E+ u6 E6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量! t& R/ G6 V9 U- g* `
p6 H9 B. s }/ h' M43.Allegro手工摆放元件# `7 m0 J/ ^2 d7 `( g
1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。$ o8 o! E; f3 H* Y" x9 ]
3 v0 ~5 c, b/ Q J) o
2、如何镜像摆放到底层？
! @, i7 ?% X0 n% W
9 i z6 A0 M7 D方法一：先在option选mirror，在选器件
* o' e8 h+ ]! W' s. F& A: y" m方法二：先选器件，然后右键 –> mirror
# j/ a- i5 x$ c6 j2 E5 _方法三：setup –> drawing option –> 选中mirror，就可进行全局设置
3 P8 |; y9 D% \( i- ~! j# [* A" R: E. w6 ?( ^/ d
方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。
1 ]4 X; Y. |, s r, A. D' _& g1 ]/ r% ?3 W# ^+ |3 q. q* U
3、如何进行旋转？
4 d$ P/ A. y7 | ~4 m. a. U( r1 O# x
方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转
$ E6 u2 M( R. W& r方法二：摆放的时候进行旋转，在option面板选择rotate
( f" q7 b p) F2 _- v, {5 Q0 g6 w: [4 u6 |# s6 i
44.Allegro快速摆放元件
2 v6 C: U: f* S; F% z. I1、开素摆放元件：place –> quickplace –> place all components5 J/ R1 [9 t( E! G' v k
, @; Y6 t) Y8 r* \ m/ x
& j0 d" {- p" ?8 ?* O2、如何关闭和打开飞线？
/ E! `( j2 s u$ u6 G, B Z9 k: W7 h2 d9 n
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
) N) \) [- w# m" ?3 E6 T打开飞线：Display –> Show Rats –> All 打开所有飞线4 \( `- n% F* S: w7 }! h$ P/ d0 g
; q% g( `& F$ G- v2 G! e, F' h
3、快速找器件：Find面板 –> Find By Name –> 输入名字
9 H8 r* C" U# W3 M
% c. c* {( c/ R45.约束规则的设置概要, d( O/ K: S- P8 M# w% A
1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
9 {; L9 a2 @$ w7 `" X. X* i* x
2、主要用spacing rule set 和 physical rule set
! H3 c; G' N$ @) b f6 g- X8 n# X' _1 w
46.约束规则设置具体方法
0 B# ?* |) c/ w( ]1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。
& ~; v4 T; R' G- }- l1 W; U9 |+ w1 R
2、一般设置规则：pin to pin为6mil，其他为8mil。
& G2 u6 m; e7 ~9 d
0 |& N; U, V1 G( e, P3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔9 Q* G$ Y* @" \
9 Z& ?8 j5 n/ T+ Q7 K Y
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
' ]' ?4 N) X! j# l
, ~) J/ P* U3 F, @; M: b2 u47.区域规则设置$ V, P5 D! [- G! v+ E, [
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。2 o' d1 S X7 @; Y2 ?; D& D
; L; Z6 f' C9 {- ~1 T- h2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
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发表于 2020-11-19 13:39
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