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DRR的地址线和数据长度问题

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1#
发表于 2011-3-10 10:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问DRR的地址和数据走线长度有何要求?另外,在allegro里如何做等长处理?设置了等长,还需要手工一点点去拉线吗?

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2#
发表于 2011-3-10 11:06 | 只看该作者
不同的芯片有不同的要求,速率高的要求严格 基本上要看封装资料啦 里面都会有对数据地址线的要求的 如果没有的话 那你可以按经验去做啦 呵呵 关于怎么设置等长 记得以前的帖子里有人发表过 你到搜索下 如果你设置了等长规则 呵呵 allegro的话肯定要自己手动去绕线的 mentor听说可以自动绕线 那我就不知道怎么设计啦 没用过

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3#
 楼主| 发表于 2011-3-10 11:55 | 只看该作者

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4#
发表于 2011-3-10 12:12 | 只看该作者

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5#
发表于 2011-3-10 12:14 | 只看该作者

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6#
发表于 2011-3-10 12:18 | 只看该作者

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7#
发表于 2011-3-10 12:20 | 只看该作者

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8#
发表于 2011-3-10 12:23 | 只看该作者

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9#
发表于 2011-3-10 12:24 | 只看该作者
如果是偶数片DDR2,相信也知道这么处理了吧!

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10#
发表于 2011-3-10 12:50 | 只看该作者
建议: 时钟CLK,CK#: 600-1400MIL$ {, K7 F! o+ G$ |6 i
地址和控制信号:ck+200mil, ?5 k* u: ~. q" S/ Q
数据信号:ck+125mil7 f8 }! l. D. r
时钟信号最长。

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11#
发表于 2011-3-10 14:04 | 只看该作者
应该是地址、控制、数据都围绕CLK作一个上下浮动处理,速度越快,误差越小;

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12#
 楼主| 发表于 2011-3-11 11:04 | 只看该作者
回复 dsws 的帖子) S. h* ~  Z% R
. r4 x/ b0 A+ u) U5 `5 e
这幅图片看不到呀?可以再多几张?
% q0 N: j# u; \( u' X4 O) K( a7 f7 l$ ~多谢。。。。。。。。。。。。。。。。。。
* P% J$ j! L# q3 W2 ^0 y6 o

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13#
发表于 2011-3-11 12:02 | 只看该作者
ddr2.rar (211.67 KB, 下载次数: 107)

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14#
 楼主| 发表于 2011-3-11 12:16 | 只看该作者
回复 dsws 的帖子$ F3 J4 d( q/ x& p9 D! N7 [6 _
$ \- `' K3 u. G. g4 P

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15#
发表于 2011-3-11 14:00 | 只看该作者
学习了
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