螺丝孔周边的上下两个层的shape为什么打过孔老有DRC

teky

一直没想明白，有个问题问大家。
2 r9 ]6 j+ {. `! t( ?2 T5 c  @我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" o5 I$ u6 t& Y% u3 t+ R显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
2 S; e1 f9 d8 A. l+ Z1 K& e- K8 X0 y比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
4 e, [- r3 \" L, D( ^' C0 |2 t假设我把下面几个shape变成动态，它就自动把via避开了，
+ g( Y1 m( k3 }我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
1 p7 ]  N  S. h3 U7 B4 p" n我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

superlish

原帖由 teky 于 2008-5-19 21:04 发表
" ~7 j7 K: I7 O& |6 [6 Y一直没想明白，有个问题问大家。
% b! r" M7 Q* {( x8 Y9 R# Y我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

首先看DRC是报的什么错误？？

8 n9 t' A+ a: W) [' d1 b也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  

https://www.eda365.com/thread-485-1-4.html

teky

DRC：Shape to Thru Via Spacing
4 x  i, ?; w: {6 Z, e7 [" N$ l其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

superlish

原帖由 teky 于 2008-5-19 21:44 发表
' v! C+ Z* ^0 c% t3 M6 KDRC：Shape to Thru Via Spacing
其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
# V. H: w* i" D4 ?所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

+ Z* T. ^& z- x9 }( g# c3 M
5 K8 X8 f8 V  i+ u& i; A3 B那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC
$ M8 _, C8 F8 x6 ~+ H3 i4 K9 Z
貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC
& ~( O+ z1 W8 |$ \. a0 N
相当于你在走线途中打孔,孔就和线一样了     ,

现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,

  o% D" e6 J5 y2 U只不过是没有把线拉出来而已.

2 N$ @- `/ G" u5 x" x$ y你在BOTTOM 打孔 ,看下TOP 有没有DRC?

superlish

有些DRC是可以接受的