螺丝孔周边的上下两个层的shape为什么打过孔老有DRC

teky

一直没想明白，有个问题问大家。
( [8 c( [$ Y" D* p6 z我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
( K( I' N5 [+ o" }- s显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
2 R# @# e* E, j. m' i4 ]/ g) V 也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
; a4 W3 `* k) ]* L  ~+ D比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
假设我把下面几个shape变成动态，它就自动把via避开了，
我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
8 ~9 p/ N4 b' @5 W我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

superlish

原帖由 teky 于 2008-5-19 21:04 发表
一直没想明白，有个问题问大家。
0 b1 e5 T  V+ m1 q; e: A- A我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" P9 k/ J  c6 @$ ?9 H' u显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

7 @- N2 ?  l! ]. d0 S5 J) m4 Z( q; g
首先看DRC是报的什么错误？？
" x6 u/ G* T5 E
也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  
, z: o3 V/ q9 o1 o2 m
7 W/ D) R7 n5 f! ]1 \https://www.eda365.com/thread-485-1-4.html

teky

DRC：Shape to Thru Via Spacing
; k) C9 H/ b0 D- `0 f0 r( L其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
# h* H3 g! S8 S  w( T7 }& o所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

superlish

原帖由 teky 于 2008-5-19 21:44 发表
4 ?* J+ W# H5 [" Y! W; _DRC：Shape to Thru Via Spacing
1 |, z* p6 X: g* m/ ]其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
, L2 ~' Y1 H( G% d, z7 U/ l5 k所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

" y) s- ?+ x4 U那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC

& b. G9 f4 \0 ]0 |' |* z- P4 ~貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC

相当于你在走线途中打孔,孔就和线一样了     ,
% J! ~8 j& g; ?0 H
& k$ Q* S- {  U# `; \现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,
+ ~9 x% a- h$ b, r' ?
只不过是没有把线拉出来而已.

  U' R6 M! H1 a. P" c! M你在BOTTOM 打孔 ,看下TOP 有没有DRC?

superlish

有些DRC是可以接受的