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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

该用户从未签到
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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑
- C. d0 }, B( C. n% j! ?# b" |
" k- ^' a0 d* R; Q  P  L; T
4 i! A+ V  s# n! O2 u$ Y原理图里net group是空的# `5 e& Z( y; H
* Q- m" _2 [. l0 h

$ c8 @& a3 x* D9 P  }; k, F) H$ E; ^& H( R( I; L+ y6 E
删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。- V" _# P! F) ^& g1 \8 S

: {' m; p6 `, F( Y0 d' T1 g; r7 l( R2 u; T
1 g" D: Y  w0 X" a* l; L/ V: Q

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zawq

该用户从未签到
2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

点评

timeout
这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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timeout
  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16" W7 C" @8 t- F$ H
    导原理图的时候勾上ignore electrical constraints

    3 N# r/ W0 V& Q: s! A; ?  D这个答案是正解
    : I6 O# y* q8 q& F) \) L

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