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XM8A51216外扩SRAM

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发表于 2021-2-23 15:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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XRAM是一种新的存储器体系结构,旨在以具有竞争力的价格提供高密度和高性能RAM。XRAM使用先进的DRAM技术和自刷新体系结构,显着提高了存储器密度,性能并简化了用户界面。
; P9 d/ [& K* p8 E1 u% l: O  Q ) y& i' t) A' L
XM8A51216是星忆存储科技公司生产的一颗16位宽512K(512*16,即1M字节)容量的CMOS静态内存芯片。该国产SRAM芯片具有如下几个特点:+ }5 o, }5 V, w- L/ L
+ h$ D( y9 @- q) t
⚫高速。具有最高访问速度10/12ns。1 s9 t, F$ }+ h
⚫低功耗。
# f# N3 C/ r# Z6 e1 e⚫TTL电平兼容。! _0 t8 L3 Z+ Q9 [- R
⚫全静态操作。不需要刷新和时钟电路。
* k8 m, z- O. _( W4 y- m⚫三态输出。
# I# d! a% S* w, s+ ?1 s/ u⚫字节控制功能。支持高/低字节控制。/ @  r$ f9 K( H
( S0 I  }3 w" U4 R# K+ o# y
XM8A51216功能框图
4 N/ B  {% N8 H' j8 Y

- R( H" l% y4 N) Q& F, P9 Z + Z. g0 G* m/ v" a$ d0 n
图中A0~18为地址线,总共19根地址线(即2^19=512K,1K=1024);DQ0~15为数据线,总共16根数据线。CEn是芯片使能信号,低电平有效;OEn是输出使能信号,低电平有效;WEn是写使能信号,低电平有效;BLEn和BHEn分别是高字节控制和低字节控制信号;
8 Q7 t) H/ o* A( e2 [: \
, L/ t5 Q0 \" M$ l
2 C$ f- k8 s0 p; P3 I+ e/ O0 F
1 i* Z3 y& D9 m6 A8 |
XM8A51216原理图

& D$ D  [, L9 J. B! M8 j5 O, I! p- S% |
XM8A51216在功能上等效于异步SRAM,是一种高性能8Mbit CMOS存储器,组织为512K字乘16位和1024K字乘8位,支持异步SRAM存储器接口。代理商英尚微电子支持产品相关技术支持及解决方案。& N6 r0 }% N7 Y! W
8 h6 f$ B% N" E/ B' Y
要写入设备,请将芯片使能(CE)和写使能(WE)输入设为低电平。如果字节低使能(BLE)为低,则来自I/O引脚(DQ0至DQ7)的数据被写入地址引脚(A0至A18)上指定的位置。如果字节高使能(BHE)为低电平,则来自I/O引脚(DQ8至DQ15)的数据将写入地址引脚(A0至A18)上指定的位置。要从器件读取,请将芯片使能(CE)和输出使能(OE)设为低电平,同时将写入使能(WE)设为高电平。如果字节低使能(BLE)为低,则地址引脚指定的存储器位置中的数据出现在DQ0至DQ7上。如果字节高使能(BHE)为低,则来自存储器的数据出现在DQ8到DQ15上。
. a; d* x$ e4 ]6 v" e ! L* C/ k/ n1 U4 o5 [* v- u
取消选择器件(CE),禁用输出(OEHIGH),禁用BHE和BLE(BHE,BLEHIGH)或以下操作时,输入或输出引脚(DQ0至DQ15)处于高阻抗状态写操作(CE和WELOW)。突发模式引脚(MODE)定义突发序列的顺序。当置为高电平时,选择交错的突发序列。当拉低时,选择线性突发序列。" O3 o5 ]% P8 B' N
& l! j& Q7 y) J0 \' a
% u4 Z9 Y- W+ y; w3 q! n' E2 m7 V
XM8A51216V33(8M).pdf (719.73 KB, 下载次数: 6)
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发表于 2021-2-23 16:49 | 只看该作者
                                          
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