FPGA的IO口使用三极管拉低电路求指教

woshii菜鸟

当FPGA尚未完全起电时，IO口电平为高组态，各位大神，有以下几个问题求指教。
1：该电路中已经下拉电阻让其初始状态为低，为何三极管Q30还能导通（该电路控制电源开关）
) j2 j/ g) P6 u3 n9 w$ H2：同样的电路图，也同样接在FPGA的IO_bank上，Q112没有导通，（该电路控制风扇）


) \, R& o2 n; C4 Q4 ~4 Q我自己的猜想：是不是由于PCB_layout布局导致的差异？我已经测试过将两颗三极管互换，还是一样的现象。

vava

可能是                                 

深圳龙岗小薛

导通的原因是什么，测一下基极电压吧，下拉电阻看看有没有坏

张光耀

万用表测一下Q30的C和E极在印制板上的阻抗是不是很小，很小的话可能印制板上C和E短路了

asdf193

把R385去掉看还上电不？要是还上再把Q112去掉呢。

woshii菜鸟

各位兄弟，终于找到问题了，如下：
( N# j( y1 p+ y7 m, W3 \FPGA的手册有说明，设置成下拉的话，每个选择引脚内部上拉。设置成上拉的话，每个选择引脚内部上拉被禁用，但是在硬件上面我设置成下拉了，导致FPGA在起电过程中，三极管被打开，连接的PCB板电源起电，
$ `6 m3 F& N8 F5 t8 [哎，此次事件让我觉着还是得详细读手册啊，各位兄弟，吸取教训，一起成长

XHSGB001

高阻态会比较合理？

yhg-cad

软件问题

21CASXY

学习

mtksoft

这个电路

suiyufeng

这个是Xilinx FPGA 的默认启动引脚配置启动默认IO状态的，你可能默认设置成上拉有效了

HZSK11

基极下拉10K，改为1-2K即可。以前遇到过，因为FPGA引脚在boot过程中处于默认上拉，上拉电阻30K附近。