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请教在candence的差分线规则约束

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1#
发表于 2011-4-6 19:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位大虾:$ ?4 W8 Q' t# J

/ {; C) N, o% M' U- j1 E( r& w  请问有谁知道在capture里设定差分的线宽,线距等约束规则。请指教一下。我看过别人电路有这样的设定,但是自己没有搞懂怎么去设定。
4 J0 J) V/ k+ e! U8 D! D8 u, |: c

该用户从未签到

2#
发表于 2011-4-7 09:32 | 只看该作者
在allegro先新建差分对,然后里面设置,具体位置在setup->constraints->electrical constraint sets下设置,此处只设置差分对内约束,差分对与其他信号间距与普通设置方法相同。

该用户从未签到

3#
发表于 2011-4-7 09:33 | 只看该作者
差分对在capture里面或者allegro里面都可以设置,allegro里面在logic下设置;
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