cadence 不报错

河蟹

为什么cadence pcb摆放元件时，明明按照约束规则，两个元件不是一个net的情况下碰到一起应该报错的，怎么不报错呢？
9 R9 Z) W: |7 ^; ^# i摆放贴片的电容电阻时由于间距不能太小，防止焊接头不能方便的焊接，我想在摆放时能按照一个设定的约束条件进行摆放，请问那个地方能设置一下这个摆放间距的问题呢？

河蟹

回复 河蟹 的帖子

我设置好所有的线宽和间距后，布线。一开始只要违反间距规则会报错，但是在我调整一些器件布局再布线时，不久就发现，两个器件symbol不同net端都靠到一起了，还是不报错，这时我关掉PCB editor,再重启，发现又开始报错了，我不知道这时为什么？请教各位给予解答！谢谢！