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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 为什么同样的走线在顶层布没问题，换一层就有drc错误呢
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为什么同样的走线在顶层布没问题，换一层就有drc错误呢

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xupeng1002

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1#
发表于 2011-4-21 13:22 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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接插件两个过孔之间，同样的线宽，在顶层就没事，换到内电层就有drc% _; I( s* f% G$ ~8 R5 a
这是什么原因
) Q8 j  I3 Y5 f4 p1 p( `左边那条线是top层，右边的是内电层
  c* S: H3 I, ?0 e# U% x% Z( U

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xupeng1002

该用户从未签到
2#
 楼主| 发表于 2011-4-21 13:40 | 只看该作者
解决了：把这层设成正片，好了。4 K5 Y, w: L; B8 @
我也不知道为什么

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flyingc381
  • TA的每日心情
    开心
    2023-10-12 15:00

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    3#
    发表于 2011-4-21 13:58 | 只看该作者
    晕，，负片里不会自动避让……
    " n  a$ h$ ?( m. `5 {! X! ?% G( N  P! P' S4 D0 }
    这是Allegro的问题……

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