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在DDRII和DDRIII中 VRAM部分placement方式 利弊简谈~

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1#
发表于 2011-4-22 11:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
      因為 VRAM BGA 的placement的不同,造成 layout 和 tune equal length 的难易度也会不同。在此show 出两种 placement的方式,供大家参考。    一、在DDRII设计中
6 e0 m" F. m' {& R7 b  J
6 v, f$ V2 j  g8 v6 L0 L
3 \; L) _* q$ _  ~  o9 }第一种placement 方式:# j+ Q; {: P" }6 }
     
( |3 z7 B, L! O& q  P' M     第二种placement 方式2 X* k: E( A) R+ [* `
      ' g" t3 ]; q* H' n, u8 ^1 N! e
总结:以上两种placement方式所佔据的空间大致相同,第一种方式在Y轴需要更多的空间;第二种方式则在X轴方向会佔据更多的空间,但它节省了Y轴上的空间。
4 w# r& d% k: z9 T        在拉线方面,第一种方式data组内的长度相差不多,但group 与group之间相差很大(这点尤其在DDRIII时表现很突出);第二种方式 group 与group之间 的长度相差不大,但 data组内则相差较多。
: B# `! d  Z7 A  u" |+ u+ C         而address也是各有千秋。因為DDRII的Address pin在小BGA的一端,因此第一种方式address的路径上不会有data挡路;而第二种方式则会必须从小BGA外面绕,但接小BGA的那一段可以直接用表层接,整段trace会小一颗via,少换一次层,且等长较好tune。
: _& [8 k+ f" K8 d( b( B

评分

参与人数 8贡献 +26 收起 理由
lixc2008 + 5
heweishuai78 + 2
ymf2529 + 5 辛苦了!
summmmmm + 2 辛苦了
alewe + 2 感谢分享
zyunfei + 4 感谢分享
zlei + 4 辛苦了!
fromnow + 2 LZ辛苦

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2#
 楼主| 发表于 2011-4-22 11:44 | 只看该作者
回复 天使旋律 的帖子
' P8 C8 L! _$ p) K6 m6 J
* \" {9 }1 J, u: ^( N( ^  T二、在DDRIII设计中:第一种placement方式:
! q  [7 T+ K8 m/ h+ ^/ g" Z# u( r - w3 ^' y8 B) t: C, \

0 j& ~7 L& U4 D5 |$ ?2 U第二种placement 方式:
  w3 M/ d* \" j# E
* b0 ~8 N% c6 x# \8 R  }
% i1 ^; O/ u& w3 r
总结:以上两种placement方式所佔据的空间差别较大,但第一种方式在Y轴需要更多的空间;第二种方式则在X轴方向会佔据更多的空间,但它节省了Y轴上的空间。
7 T  D0 p/ ?. w: w4 f% V6 {( e* U/ I        这两种placement方式的最大差别还是在拉线和调等长的时候表现出来。
# j2 ^! S+ V2 k7 [1 R" R) I         data 方面,它的pin define与DDRII是有区别的,整个Group是完全集中的。第一种方式Group I 与Group II的长度误差大概在800mil左右;而第二种方式可以减少这方面的局限。% W& S; X* s$ @( m
         addres 方面,第二种方式的优点更加明显,不但比第一种方式少一颗via,少换一次层,且用表层可以使两个小BGA 直接相连。且等长不用说也可以很容易做到。$ I. c+ f2 K$ L) v- J! U4 A. U
/ n' d  T, m- I: g8 T# w3 q: q
     如下图:
% R& m( G' h7 P4 |+ u+ H5 d# t   
% z7 b- A8 f" K2 I; z% T2 [按照上图的placement方式,每个小BGA data中的三个group可以走在同一层,另外一个group 可以与address走一层。且等长也较easy!
9 Q2 N) t7 g9 O, \       也许,这对Cost down 来说是一个不小的福音!!!$ p- I* O  l& j( k
        而第一种的placement方式,对拉线和等长都有不小的难度,用四个内层还走得那麼辛苦,' c( v4 ?: w' w# \
如下图
- r$ P8 K- m7 q; r  V
  O9 z& S, C3 L9 r3 ? / V* y% L! W- J1 L; f! c2 @6 A2 Z& S

: P& ^: k" T3 `2 E. q( Q0 C5 Z. r* H ) y/ S! Y- O+ \* c$ |, U4 M
- J+ l$ Q2 H/ _: f# Q- q( N! c8 F
弦外之音,抛砖引玉:
; f# `' A7 }& C/ O# }; h GDDRIII共用Address和 Command的小BGA Data 可以swap,swap方式如下:
% t# p0 t' j+ c) J3 A4 z          同一BGA的data group可以换,但必须保証DQS/DM的pin 互相对应。( a& q' I* T8 _5 g/ @! A
          同一group的data net 可以互换。
  A! R! x6 _4 W! c0 ?$ }1 ]8 r+ c, G2 N7 w7 B- E- `; D- [

点评

不错  发表于 2012-1-31 11:38

评分

参与人数 2贡献 +7 收起 理由
fromnow + 2 原创内容
winricky + 5 感谢分享,解释的很棒

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  • TA的每日心情
    郁闷
    2019-12-19 15:11
  • 签到天数: 6 天

    [LV.2]偶尔看看I

    3#
    发表于 2011-4-22 11:49 | 只看该作者
  • TA的每日心情
    开心
    2025-6-11 15:53
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    4#
    发表于 2011-4-22 13:13 | 只看该作者
    结论呢?

    该用户从未签到

    5#
     楼主| 发表于 2011-4-22 13:26 | 只看该作者
    回复 wzh6328 的帖子
    5 W5 g" L& a2 r% x% D- k' O6 I( P: u: F% b) M& `; Y. y9 i8 N
    结论就是,在DDRIII元件的place,推荐第二种placement方式;至于DDRII设计,两种情况都有自己的利弊,看自己的想法了,呵呵~

    该用户从未签到

    6#
    发表于 2011-4-22 17:52 | 只看该作者
    LZ辛苦,很直观,很强大~

    该用户从未签到

    7#
    发表于 2011-4-23 15:24 | 只看该作者
    :victory:

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    8#
    发表于 2011-4-23 20:45 | 只看该作者
    LZ辛苦了

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    9#
    发表于 2011-4-23 21:18 | 只看该作者
    lz强大啊

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    10#
    发表于 2011-4-24 11:38 | 只看该作者
    不错

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    11#
    发表于 2011-4-24 11:45 | 只看该作者
    太棒了,最需要的就是这种复杂器件的place经验

    该用户从未签到

    12#
    发表于 2011-4-24 12:06 | 只看该作者
    不错.很有启发意义.

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    13#
    发表于 2011-4-25 15:49 | 只看该作者
    学习中,感谢楼主分享

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    14#
    发表于 2011-4-25 21:59 | 只看该作者
    只要层数够,怎么摆都行

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    15#
    发表于 2011-4-26 09:20 | 只看该作者
    回复 CAD_SI 的帖子
    % b9 E: o, j: l9 c4 \& k3 ~! f* ^
    3 q: ], V2 y" {' k3 F8 _: k  A4 q- l+ y呵呵,如果这么说,那么如果工厂不考虑亏本,买方不考虑消费,还用我们设计做什么?
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