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[毕业设计] 抗电磁干扰低电压 CMOS放大器设计

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  • TA的每日心情
    奋斗
    2020-9-8 15:12
  • 签到天数: 2 天

    [LV.1]初来乍到

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    1#
    发表于 2021-5-18 11:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    摘 要: 基于 CMOS体驱动,提出低电压放大器抗电磁干扰结构.电路采用部分正反馈结构提高体驱动输入级 的等效输入跨导,通过输入电压降结构改善体驱动结构的直流非线性,采用双输入级结构保证放大器良好的交流特 性,同时,对称拓扑结构保证了电路的高度对称性,实现了对称的转换速率.该设计采用电源电压为 1V的 0.35μm标准 CMOS工艺实现.对该放大器的抗电磁干扰特性进行理论分析与仿真验证,并同传统体驱动放大器相比较.实验结果 表明:该结构的电压失调小于 50mV,10kHz频点的输出功率谱密度相比传统结构降低 33dBm.
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    . g) u+ W! e! J# ^关键词: CMOS体驱动;低电压放大器;抗电磁干扰;直流非线性
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    1 S$ s( m5 V5 E6 N: U. L: E7 D随着集成电路(IC,IntegratedCircuit)特征尺寸不断 缩减、集成度越来越高,片上及片间电磁干扰(EMI, ElectroMagneticInterference)问题愈加严重[1],为避免干 扰引起的 IC性能削弱及失效,片上系统抗干扰设计尤 为重要.随着工艺进步和便携式设备的广泛应用,低电 压芯片已成为 IC的发展趋势[2],特别是随着穿戴式智 能电子产品和生物医学微纳器件的发展[3],如植入式脑 机交互微系统[4]等,低电压抗干扰设计已成为技术关 键.为满足特种芯片长续航时间等要求,需要设计性能 良好的低电压放大器[5];另一方面,由于脑电信号的微 弱性(峰电位小于 500μV),前端采集放大处理电路易受 电磁干扰影响.因此,抗电磁干扰低电压放大器设计是 当前面临的技术挑战之一.9 r$ W  r2 W4 j, U% R/ g
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    附件下载; 抗电磁干扰低电压CMOS放大器设计.pdf (1.78 MB, 下载次数: 0) - A" c4 w8 O7 A* W. W1 Q

    该用户从未签到

    2#
    发表于 2021-5-18 13:10 | 只看该作者
    CMOS体驱动
  • TA的每日心情
    慵懒
    2020-8-28 15:16
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    3#
    发表于 2021-5-18 19:00 | 只看该作者
    实现了对称的转换速率
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