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[Cadence Sigrity] FPGA仿真问题

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发表于 2011-4-27 08:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在做有关FPGA的仿真,在ISE中约束管脚和电平后,生成IBIS模型,可是仿真时出问题,拓扑结构能够提取出来,但是仿真时提示"cycle.msm does not exist"tlsim里面内容如下:
2 i5 M* w2 J5 j3 e  M+ x**** Tlsim command line ****5 k: y( x) z) T; w3 a( N- S. H0 y! o
tlsim -e 2.000000e+001 -r 0.200000 -o waveforms.sim -dl delay.dl -dst distortion.dst -log tlsim.log -ocycle cycle.msm main.spc
0 @2 p! e& y% p% j& [+ U
" S. w) N8 ~+ u# N" v0 O# f*********************************************************& [) ]% Z  x! h5 H; a) ?3 k  d
   Failed To Compile SubCircuit xUHF==RECEIVER_icn_ckt 1 UHF==RECEIVER_icn_ckt
2 y' I" N" G- k4 A
7 ]& w5 {" Z" }& s; W3 J3 Q- `( k8 ?4 M: p. y% M3 @' i
*********************************************************
0 k4 J1 w4 p; ~7 L( c7 V, c! s' ?$ l; Y9 f
*********************************************************
+ S4 N; Q6 j" M( {- A' M  ABORT:The Circuit is Empty  / u/ R! L$ Y" ]

4 T$ B" }+ p8 t: R& I# q" E
$ z/ o( ~  P' [8 j- u9 W5 ?
' g: Y' ^! b# \# \$ Y% I2 @
6 [+ g) g% h. B2 R  j. I; J在audit所仿真的网络时,有错误:7 K, T, v; N- I& V
ERROR >>  Pin(s) with conflict between PINUSE property
; W! M! V7 ]$ Q          and signal_model parameter in IbisDevice pin map :
8 Q5 F  I; Q8 ?, Q          Pin      Component       Pin Use       Signal Model       Design
1 i! G- C% p9 {3 l+ J; `8 [/ |          ---      ---------       -------       ------------       ------! `+ i% Q+ N4 Z# P2 M* R
          B4          U11            NC          SPARTAN6_PINASSIGN_LVDS_33_TB_25 UHF==RECEIVER
$ D& e) f! c  n+ V& C
  E" D' Z( x+ M. e2 l" `: g2 b  y8 X! d) s! k" ?. _- t
请各位大侠帮忙!!!多谢!!!
; ~; M. A( c7 |

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    [LV.1]初来乍到

    2#
    发表于 2012-7-11 21:21 | 只看该作者
    大哥!你那个FPGA的ibis是怎么添加进去的,我现在有用到FPGA,但是仿真的时候,我不知道具体怎么添加,而且FPGA的管脚是后来根据程序指定去配置的。所以这个问题很困扰了。求指教,万分感谢了!望回复。
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