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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 覆静态铜时,明明指定了网络,还是变成孤铜.
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覆静态铜时,明明指定了网络,还是变成孤铜.

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longzhiming

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1#
发表于 2011-4-30 08:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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从颜色上看,也指派到了VCC,如图一,但势行删孤铜时,它变成了可删除的孤铜.如图二.而同样是VCC,我在别处加的静态铜却没有变成可删除的孤铜,我试了很多遍了,找不出问题出在哪?请高手指教,谢谢.
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cxyjoe
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    [LV.1]初来乍到
    2#
    发表于 2011-4-30 09:15 | 只看该作者
    看那两个小shape的属性，确认一下是不是加上了网络

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