DFM（一）------litho DFM

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DFM可制造性设计（Design for manufacturability），这个概念现在越来越流行，但是很多工程师对此还不是很了解，面对fab提供的DFM solution没有太多的感觉，甚至有些人认为DRC不是已经clean了吗？干嘛又来一堆DFM的solution，好像是fab给designer 增加了负担。这都是源自于大家对DFM的不了解造成的，其本质还是前端设计对fab 运营的不了解。
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: l" C" i+ n: t- w6 j1 I% _) y  DFM的概念很早的时候就已经有了，基本在60nm的时候大家都会发现在design manual 后面加了一小节DFM rule，这可能就是最早的DFM solution了，当时还没有什么EDA公司的参与，所以基本上是以DRC的形式存在，可是大家一般也不会去看这块，因为他规定了更大的space和width，增加了芯片面积，虽然大尺寸容易制造，可是对于芯片完全按照DFM rule 来设计那么产品是没有什么竞争力的。到了40nm时代，各家EDA厂商对DFM都有了一些相应的工具，以及一些针对版图的solution。不再一味强调扩大尺寸，而是引入process simulation来反应设计对工艺的影响。其中最具代表性的就是针对litho 工艺的OPC，以及相应的litho friendlydesign （LFD），针对CMP工艺的CMP 模型，以及针对YE的pattern match工具。下面我们分开介绍一下各个DFM solution的大概情况：
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1 litho DFM
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     说起litho DFM不得不从OPC 来说起，对于OPC的重要性我想大家都比较清楚了，对于目前来说从55nm以下OPC已经是必须要做的事情了，而且OPC也从原来的rule base 进入到model base，随着CD的减小OPC 模型也越来越复杂。Fab 面对新tape out的design一般都会用OPC来修正设计图形然后再去做mask，以获得最好的曝光效果。我们经常在JDV的时候看到原本整齐的图形被修改的歪歪扭扭，这基本就是OPC的结果。

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4 M0 ]8 v8 a' J$ S5 k. E0 d    我们经常发现，同样的图形，在相同的曝光条件下，周围的设计环境对图形曝光有很大的影响。有可能相同的pattern，在ISO的情况下没有问题，在dense的情况下就发生了break或者open。那造成这种现象的原因是什么？我个人认为还是这个图形本身设计的有问题，这个图形的设计有可能只满足了最优的曝光条件，如果dose和focus稍微有点变化就会造成这个图形曝光的不稳定。也是我们通常说的Hotspot 点。
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$ f: v5 ^8 D& S! ?6 J  b  [     从55nm开始就有与OPC配合的LFD（litho friendlydesign）DFM来帮助designer 分析图形的Hotspot，他的本质同样是借助OPC model 来simulationlayout pattern，通过设置不同的dose 和focus来发现weak pattern，在tapeout 之前就修改掉这种Hotspot，以期望在process过程中减少这种risk。
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% v0 B3 d6 b/ v4 f  Q    我想大家一定会问，那这种问题不能通过修改OPC来解决吗? 我们先来看看如果OPC发现这种问题他们一般会怎么处理。如果fab的OPC工程师发现了一个Hotspot，第一步他会停止整个OPC，然后看看整个Hotspot能不能specialhandle，如果可以通过调整OPC recipe，specialhandle这个点，那么他会对这种图形special handle，如果不能他会联系CE通知客户这个地方OPC处理不了，客户需要修改design。

6 E6 P+ N4 M- `; F# L& R# T7 a      那么我们来看如果我们是tape out 角度这两种方法会有什么缺点，第一种specialhandle，这里的Hotspot没有了，但是我们不知道他是如何special handle的，这样处理后与不需要specialhandle的地方有什么差异，是否对RC有影响。也许有人会说一个点的差异对RC没什么影响，那万一这种pattern很多呢，或者这个点正好是你的critical 信号线呢？这个就都不得而知了。那第二种反馈修改，那自然是耽误tapeout时间了，修改完重新在tapeout，重新OPC，快则一星期，慢则一个月，万一这里还不好改牵一发动全身那岂不是头大。
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& R& ^; E8 E4 I$ d   其实我理解很多人的疑问，为什么同样的pattern，在wafer不同的位置曝光出来不一样，是不是fab做的不好。其实这并不能说明fab做的不好，在fab里想要保证wafer 的center， middle，edge 的位置都一样基本是不可能的事情，因为我们的wafer不是平的，我们的工艺也不是只有litho一种，我们要对wafer处理，有CMP，有淀积，有清洗，要上光刻胶，对于每一个地方的曝光条件都是有所微调的，都是不一样的，因为每一个位置前层工艺的影响都不一样，只要在一个允许的范围内我们认为就是可以接受的。所以我们才需要DFM，才需要这样的process simulation工具来帮助我们在设计之初就发现这种由设计带来的weak点，减少risk的发生。

" W; c9 P2 }  U4 i+ @     但是OPC也不是一直不改变，fab也是一直在学习中，OPC对于Hotspot的解法也是在一直积累，所以说如果是使用成熟工艺，或许已经不需要这种DFM的solution，OPC已经能完全cover任何情况不需要再做special的处理，如果你用的是比较先进的工艺，那DFM的solution就是必须的选项了，而且事实上对于28nm的某些layer，14nm finfet工艺这种LFD check已经是tapeout 前的必须检查了。

grand

我们经常发现，同样的图形，在相同的曝光条件下，周围的设计环境对图形曝光有很大的影响。有可能相同的pattern，在ISO的情况下没有问题，在dense的情况下就发生了break或者open。那造成这种现象的原因是什么？我个人认为还是这个图形本身设计的有问题，这个图形的设计有可能只满足了最优的曝光条件，如果dose和focus稍微有点变化就会造成这个图形曝光的不稳定。也是我们通常说的Hotspot 点。

wushy

那么我们来看如果我们是tape out 角度这两种方法会有什么缺点，第一种specialhandle，这里的Hotspot没有了，但是我们不知道他是如何special handle的，这样处理后与不需要specialhandle的地方有什么差异，是否对RC有影响。也许有人会说一个点的差异对RC没什么影响，那万一这种pattern很多呢，或者这个点正好是你的critical 信号线呢？这个就都不得而知了。那第二种反馈修改，那自然是耽误tapeout时间了，修改完重新在tapeout，重新OPC，快则一星期，慢则一个月，万一这里还不好改牵一发动全身那岂不是头大。

turth

其实我理解很多人的疑问，为什么同样的pattern，在wafer不同的位置曝光出来不一样，是不是fab做的不好。其实这并不能说明fab做的不好，在fab里想要保证wafer 的center， middle，edge 的位置都一样基本是不可能的事情，因为我们的wafer不是平的，我们的工艺也不是只有litho一种，我们要对wafer处理，有CMP，有淀积，有清洗，要上光刻胶，对于每一个地方的曝光条件都是有所微调的，都是不一样的，因为每一个位置前层工艺的影响都不一样，只要在一个允许的范围内我们认为就是可以接受的。所以我们才需要DFM，才需要这样的process simulation工具来帮助我们在设计之初就发现这种由设计带来的weak点，减少risk的发生。