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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › DDR3布线的疑惑
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DDR3布线的疑惑

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mengxp

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1#
发表于 2021-8-16 17:15 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
我看了iMX6UL的官方设计，有个疑惑，字节组内DQS和DATA线可以不一样长？比如下面的DQS0 比 DATA[7:0]长了大概有~110mil，为啥DQS要比他长？! Y- S) z5 M5 |
从他的layout上看 DQS0 明明可以按990mil布线，但是他走了1110mil。。5 ~% d  `* q1 H% T* e# _
这样有影响吗？是可以被ddr training接受的吗？
/ @/ y6 V: c( \( j
( C( U! `+ e& E
' ?1 R4 ^! S* Y( T, }# Z# b$ [6 z$ }- u  S" Z2 X
DRAM_SDCLK0_N1474.547
DRAM_SDCLK0_P1478.036
DRAM_ADDR01456.372
DRAM_ADDR11383.264
DRAM_ADDR21383.865
DRAM_ADDR31377.21minimum
DRAM_ADDR41460.093
DRAM_ADDR51385.589
DRAM_ADDR61385.052
DRAM_ADDR71468.929
DRAM_ADDR81456.697
DRAM_ADDR91389.506
DRAM_ADDR101463.336
DRAM_ADDR111455.482
DRAM_ADDR121457.502
DRAM_ADDR131489.418
DRAM_ADDR141381.572
DRAM_ADDR151455.742
DRAM_SDBA01391.499
DRAM_SDBA11378.845
DRAM_SDBA21392.906
DRAM_RAS_B1456.112
DRAM_CAS_B1396.785
DRAM_SDWE_B1379.31
DRAM_CS0_B1397.098
DRAM_CS1_B1457.976
DRAM_SDCKE01500.327maximum
DRAM_SDCKE11475.134
DRAM_ODT01388.913
DRAM_ODT11456.594
DRAM_RESET_B1394.69
DRAM_SDQS0_N1111.194
DRAM_SDQS0_P1110.196
DRAM_DQM0992.587
DRAM_DATA0991.092
DRAM_DATA1997.784
DRAM_DATA2998.88
DRAM_DATA3992.781
DRAM_DATA4998.4
DRAM_DATA5998.351
DRAM_DATA6995.83
DRAM_DATA7997.645
DRAM_SDQS1_N1024.715
DRAM_SDQS1_P1023.824
DRAM_DQM11019.876
DRAM_DATA81021.889
DRAM_DATA91020.667
DRAM_DATA101025.673
DRAM_DATA111029.274
DRAM_DATA121027.033
DRAM_DATA131025.052
DRAM_DATA141025.595
DRAM_DATA151022.981
' z% g% `# `( H$ k& e9 W& b+ T$ E  C5 \% H8 J
9 H: }0 \. K3 _+ w0 |, @) Y1 H9 U
$ g6 \9 J3 z; I
) Y" @8 ?8 Q; Y5 e: ^/ c0 M& x

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mengxp

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 楼主| 发表于 2021-9-2 14:21 | 只看该作者
hjseek 发表于 2021-8-24 20:19
6 V: d( b9 U, G9 @7 H3 p6 @9 diMX6芯片的主频低，同组数据线等长差距大点应该也可以用，当然也不排除他们做了仿真验证，还计算了芯片内部 ...

; {# L$ X" e8 T. ^3 V$ j! W7 `我自己按照正常字节分组方式布线跑了没问题DDR3 400MHz超频到550MHz都能稳定。2 v2 s, l" z1 q" C/ s2 A

& o% n& t8 m9 _2 x' m- J- t/ q3 y( U3 C4 N$ O1 B- D
我只是好奇官方demo那个布线，为啥长度是那样的。' D  j$ ^8 m7 b5 S/ `' T
2 b/ y) V8 g3 W! u- s+ w! T

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养猫还是养狗

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发表于 2021-8-20 11:02 | 只看该作者
mengxp 发表于 2021-8-18 10:10" \0 Z  W' Y3 ?
道理是那么个道理，我只想知道，明明可以走1000mil，为啥要绕成1110mil，是故意绕成1110还是意外？

# y0 _$ }" W/ U  {0 M: A个人觉得公版只是说这版调试出来没问题，不代表所有的处理方式都是最优的
) z0 P* U. p, q/ V& T

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hjseek

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发表于 2021-8-24 20:19 | 只看该作者
iMX6芯片的主频低，同组数据线等长差距大点应该也可以用，当然也不排除他们做了仿真验证，还计算了芯片内部延时。6 @* [) T5 T4 i0 j6 ^
个人建议：
/ G1 Y. O& l# r9 b3 p4 G如果你是复用设计就直接套用吧。3 W  V% U# \* ^! s4 R! c; x& M: s
如果是有改动，那就按自己的要求来做等长。

点评

mengxp
我自己按照正常字节分组方式布线跑了没问题DDR3 400MHz超频到550MHz都能稳定。 我只是好奇官方demo那个布线，为啥长度是那样的。  详情 回复 发表于 2021-9-2 14:21

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mqerew

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2#
发表于 2021-8-16 18:41 | 只看该作者
看看别人怎么说) ?) b) a' I  G

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leese2002

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3#
发表于 2021-8-16 23:16 | 只看该作者
本帖最后由 leese2002 于 2021-8-16 23:20 编辑   d; j" t/ A8 |$ K
9 ~8 `/ f7 A$ S: q- J
DQS时序滞后于DATA 0-7,不知道这么理解对不对。因为DATA建立好了，DQS到来，触发时序电路发生逻辑翻转

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oostilloo

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4#
发表于 2021-8-17 08:16 | 只看该作者
规则约束计算pin delay了？

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勒凹特

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5#
发表于 2021-8-17 10:43 | 只看该作者
1、pin dalay 和 Z轴过孔 长度是否加上，2、公板很多就是随便拉拉，做得极差，没法看。

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mengxp

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6#
 楼主| 发表于 2021-8-18 10:10 | 只看该作者
道理是那么个道理，我只想知道，明明可以走1000mil，为啥要绕成1110mil，是故意绕成1110还是意外？

点评

养猫还是养狗
个人觉得公版只是说这版调试出来没问题，不代表所有的处理方式都是最优的  详情 回复 发表于 2021-8-20 11:02

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快乐的小赵

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9#
发表于 2021-8-24 20:18 | 只看该作者
好

“来自电巢APP”

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killer00

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11#
发表于 2021-9-13 09:23 | 只看该作者
Thank very much
' J$ g1 a" }" r3 Q6 N% K

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清柠丫

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12#
发表于 2021-9-14 09:44 | 只看该作者
是不是可以理解成为，绕等长时候以dqs为基准，但是绕线水平不行基准没有优化最短然后误差设置的比较大，就会造成这种显示

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ychhj

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13#
发表于 2021-10-9 16:44 | 只看该作者
DQS要以SCLK为基准，太短了，估计会出现时序的问题。要看一下Layout里的具体说明。

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amberq

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14#
发表于 2023-4-10 13:05 | 只看该作者
学习

“来自电巢APP”

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从来到北
  • TA的每日心情
    开心
    2023-4-13 15:06

    • 签到天数: 1 天

    [LV.1]初来乍到
    15#
    发表于 2023-4-12 19:19 | 只看该作者
    学习一下了

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