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FPGA的硬件架构

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发表于 2021-8-27 09:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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Xilinx FPGA是异构计算平台(所谓异构,就是有很多不同的部分组成),包括Block RAM、DSP Slices、PCI Express支持和可编程结构。由于所有这些计算资源都可以同时使用,因此它们可以在整个平台上实现应用的并行化和流水线化。
) D: V3 q2 B; t$ n5 `/ J+ m9 O" B( A3 d0 R: w1 _8 c
FPGA的基本结构由以下元素组成。7 Q/ u/ X4 I' ?% g# r
( Z) l# S% \1 _! V5 t9 P
查找表(LUT)--该元件执行逻辑运算。" y, V% G$ U2 X. e" d
触发器(FF)--这个寄存器元素存储LUT的结果。
4 y7 F; t) K% n8 a. Q3 {4 ~9 a布线资源--将各种元件彼此连接。7 f( t& N# I5 U$ e( c) H& u2 A- A
输入/输出(I/O)引脚 - 这些物理端口将数据输入和输出FPGA。
3 t- i: h; n- v0 |
  {- x+ ?0 T4 b) q/ X. K# n- n这些元素的组合形成了下图所示的基本FPGA结构。虽然这种结构足以实现任何算法,但从计算吞吐量、所需资源和可实现的时钟频率来看,所产生的实现效率是有限的。
, n  {$ F( d: V' X+ O/ @) m1 l  p, y1 ]0 i7 p+ u2 Q
当代FPGA架构将基本元素与附加的计算和数据存储块结合在一起,提高了器件的计算密度和效率。这些附加的元素包括:8 J% ^7 e" t( o. \) Y

6 B) O9 n# Q% i" m用于分布式数据存储的嵌入式存储器(Distributed RAM)
+ D& }! \, m4 Y5 I. O锁相环(PLL),用于以不同的时钟速率驱动FPGA结构。(PLL/MMCM)
. s0 \: x; U4 Q) q( O8 M$ ?6 h高速串行收发器(Transceiver)
( J$ p- T% q& B0 m4 J( S片外存储器控制器(MIG)
3 ^2 x- e) ]* o+ @3 f0 Q6 E- b5 Z乘累加模块
$ x, M+ Y; K. {* T7 {" h

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2#
发表于 2021-8-27 10:46 | 只看该作者
当代FPGA架构将基本元素与附加的计算和数据存储块结合在一起,提高了器件的计算密度和效率) r3 W' M; P. F! S

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3#
发表于 2021-8-27 11:02 | 只看该作者
用于分布式数据存储的嵌入式存储器
# m# [5 j/ G$ M( p7 r

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4#
发表于 2021-8-27 11:15 | 只看该作者
虽然这种结构足以实现任何算法,但从计算吞吐量、所需资源和可实现的时钟频率来看,所产生的实现效率是有限的8 m/ i2 b( j: r( b4 a# _# t

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5#
发表于 2021-8-27 13:21 | 只看该作者
来学习了   
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