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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › sigrity TDR仿真
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[Cadence Sigrity] sigrity TDR仿真

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1158592269

该用户从未签到
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1#
发表于 2021-9-3 16:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 1158592269 于 2021-9-3 16:43 编辑   m2 y, W* C) F; V
9 s# ^9 J0 I, r( M
最近在做sigrity TDR仿真时，总是遇到问题，1 I  d; }1 n9 E/ h& u# k/ U
Failed to generate TDR/TDT circuits for circuit: J3 and layer:signal$TOP No Negative Terminals
! t4 i# o. b8 Z3 o9 n这个到底什么意思，不是很明白，请教，如何修改
8 ^. U; d9 F4 H" B9 _, m5 z) \6 h3 ?6 h3 a

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messed

该用户从未签到
2#
发表于 2021-9-3 17:35 | 只看该作者
大神快来帮忙哇
, B$ ?/ p  U5 ~- X" ?; b8 o

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dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    3#
    发表于 2021-9-4 18:58 | 只看该作者
    看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查与分析

    点评

    szhot
    教程发一下出来  详情 回复 发表于 2021-9-6 09:03

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    szhot

    该用户从未签到
    4#
    发表于 2021-9-6 09:03 | 只看该作者
    dzkcool 发表于 2021-9-4 18:58
    * J$ q' @% i, x% C- t: R看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查 ...
    % b2 }% c  V8 U
    教程发一下出来
    : l& T, `& J1 O& U$ z! W1 W& O+ s

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

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    [LV.8]以坛为家I
    5#
    发表于 2021-9-6 13:01 | 只看该作者
    EDA技术公社微信公众号里面有

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    1158592269

    该用户从未签到
    6#
     楼主| 发表于 2021-12-28 16:42 | 只看该作者
    你没有看到吗？让你花钱， 都掉钱眼里去了

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    晨风

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    7#
    发表于 2021-12-28 23:02 | 只看该作者
    ?jiejueleme

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    钓鳌牧马

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    8#
    发表于 2022-1-7 13:18 | 只看该作者
    打开软件help文档，看看对应章节就知道了

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