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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › sigrity TDR仿真
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[Cadence Sigrity] sigrity TDR仿真

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1158592269

该用户从未签到
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1#
发表于 2021-9-3 16:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 1158592269 于 2021-9-3 16:43 编辑 9 \$ Y: R  V# q. Z- j

7 ^  Y. L  ]8 x7 C& r0 l, ^# M& R最近在做sigrity TDR仿真时，总是遇到问题，5 y( E4 D) i* q. {- B6 K
Failed to generate TDR/TDT circuits for circuit: J3 and layer:signal$TOP No Negative Terminals  U/ r% P! T6 i$ G! T2 V; S0 a
这个到底什么意思，不是很明白，请教，如何修改- M/ G" W, X5 D( m2 j0 ?

+ Y1 G* a( |: }# n5 q; ^

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messed

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2#
发表于 2021-9-3 17:35 | 只看该作者
大神快来帮忙哇4 }$ u+ k5 @' [# ]- h4 {

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dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    3#
    发表于 2021-9-4 18:58 | 只看该作者
    看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查与分析

    点评

    szhot
    教程发一下出来  详情 回复 发表于 2021-9-6 09:03

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    szhot

    该用户从未签到
    4#
    发表于 2021-9-6 09:03 | 只看该作者
    dzkcool 发表于 2021-9-4 18:58
    ' z, |- G3 G7 w# R% F$ M看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查 ...
    1 S/ c* z: ?6 k, w1 o
    教程发一下出来6 \9 @; n# r7 D5 F0 v" @* y

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    5#
    发表于 2021-9-6 13:01 | 只看该作者
    EDA技术公社微信公众号里面有

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    1158592269

    该用户从未签到
    6#
     楼主| 发表于 2021-12-28 16:42 | 只看该作者
    你没有看到吗？让你花钱， 都掉钱眼里去了

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    晨风

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    7#
    发表于 2021-12-28 23:02 | 只看该作者
    ?jiejueleme

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    钓鳌牧马

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    8#
    发表于 2022-1-7 13:18 | 只看该作者
    打开软件help文档，看看对应章节就知道了

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