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[Cadence Sigrity] sigrity TDR仿真

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1#
发表于 2021-9-3 16:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 1158592269 于 2021-9-3 16:43 编辑 : H; q. H- D1 \' @+ Q1 F) v! f  y

$ W" a- c/ P* E1 D  ]) A最近在做sigrity TDR仿真时,总是遇到问题,
9 U' Z# K6 _7 r. M5 C& WFailed to generate TDR/TDT circuits for circuit: J3 and layer:signal$TOP No Negative Terminals* X+ W  ?5 P% a. K# {  \
这个到底什么意思,不是很明白,请教,如何修改: e% ?6 V4 d% S2 [4 n

2 M% m4 U/ J5 f( \6 t; b, C0 H

该用户从未签到

2#
发表于 2021-9-3 17:35 | 只看该作者
大神快来帮忙哇
; o! N# L2 |! v; a+ I
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    3#
    发表于 2021-9-4 18:58 | 只看该作者
    看提示的意思是你少了负端口,建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查与分析

    点评

    教程发一下出来  详情 回复 发表于 2021-9-6 09:03

    该用户从未签到

    4#
    发表于 2021-9-6 09:03 | 只看该作者
    dzkcool 发表于 2021-9-4 18:58
    * v% B; m, e! j9 G看提示的意思是你少了负端口,建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查 ...
    1 y' I9 D/ x9 o. C1 j3 ?1 h4 C
    教程发一下出来4 x+ F: ~# o1 f! k4 k
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    [LV.8]以坛为家I

    5#
    发表于 2021-9-6 13:01 | 只看该作者
    EDA技术公社微信公众号里面有

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    6#
     楼主| 发表于 2021-12-28 16:42 | 只看该作者
    你没有看到吗?让你花钱, 都掉钱眼里去了

    该用户从未签到

    7#
    发表于 2021-12-28 23:02 | 只看该作者
    ?jiejueleme

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    8#
    发表于 2022-1-7 13:18 | 只看该作者
    打开软件help文档,看看对应章节就知道了
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