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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › sigrity TDR仿真
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[Cadence Sigrity] sigrity TDR仿真

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1158592269

该用户从未签到
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1#
发表于 2021-9-3 16:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 1158592269 于 2021-9-3 16:43 编辑
; J  m9 \' U! b3 n5 P9 T
, \5 [/ y5 y4 i+ ]! V! ]! I最近在做sigrity TDR仿真时，总是遇到问题，2 O9 v1 [# s( b" X
Failed to generate TDR/TDT circuits for circuit: J3 and layer:signal$TOP No Negative Terminals" e" X, L8 O& t9 L( r# M7 f
这个到底什么意思，不是很明白，请教，如何修改$ E4 V/ F: m3 v, n% V
  C0 F2 F3 e' l6 T5 T: f3 G

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messed

该用户从未签到
2#
发表于 2021-9-3 17:35 | 只看该作者
大神快来帮忙哇
* y8 y* Z% n: p

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dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    3#
    发表于 2021-9-4 18:58 | 只看该作者
    看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查与分析

    点评

    szhot
    教程发一下出来  详情 回复 发表于 2021-9-6 09:03

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    szhot

    该用户从未签到
    4#
    发表于 2021-9-6 09:03 | 只看该作者
    dzkcool 发表于 2021-9-4 18:58# }0 `/ T1 J! Z7 }$ d1 @+ e& R
    看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查 ...
    1 y. S" N  K6 ^
    教程发一下出来( m) |5 |  k, s$ R  z5 ~

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    5#
    发表于 2021-9-6 13:01 | 只看该作者
    EDA技术公社微信公众号里面有

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    1158592269

    该用户从未签到
    6#
     楼主| 发表于 2021-12-28 16:42 | 只看该作者
    你没有看到吗？让你花钱， 都掉钱眼里去了

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    晨风

    该用户从未签到
    7#
    发表于 2021-12-28 23:02 | 只看该作者
    ?jiejueleme

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    钓鳌牧马

    该用户从未签到
    8#
    发表于 2022-1-7 13:18 | 只看该作者
    打开软件help文档，看看对应章节就知道了

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