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Xilinx 7系列FPGA收发器向导自动执行创建HDL封装器的任务，以配置Artix-7、Kintex™-7 和 Virtex®-7 FPGA 中的高速串行收发器。菜单驱动的界面允许用户配置一个或多个 更多收发器使用适用于流行行业标准的预定义模板，或通过使用自定义模板来支持各种自定义协议。 该向导生成一个包装器、一个示例设计和一个测试平台，用于快速集成和验证串行接口与您的自定义功能。向导生成一个包装器，为自定义应用程序实例化一个或多个正确配置的收发器
( [' O6 D* w- D3 X$ ^7 V
3 h3 s8 g) A" [9 {9 n5 o b2 u) t
, T! @, T- K2 A0 h6 D, w: D2 \& F- 极光 64B/66B：12.5 Gb/s" \! H: v& o3 o! S0 i/ C
- 极光 8B/10B：6.6 Gb/s. J" ^; `7 I+ v2 _5 h) x5 z
- PCI Express® Gen1：2.5 Gb/s0 I1 j/ h- M, U3 P8 `9 C: d) Z) B
- PCI Express Gen2：5 Gb/s
( V# C' J4 T- R8 M" r- 显示端口：1.620、2.7、5.4 Gb/s
$ ~9 t% J8 ^/ T0 U( }- 10GBASE-R：10.3125 Gb/s
5 Q6 A0 h7 Q& |8 Q- 因特拉肯：4.25、5.0、6.25 Gb/s0 q) d* O# V1 T6 \. C+ f& X
- 开放基站架构计划 (OBSAI)：3.072 Gb/s
: G( L+ c, F( R9 l* X3 a1 F X- OBSAI：6.144 Gb/s, y" ~' D9 a7 e$ J
- 10 Gb 连接单元 (XAUI)：3.125 Gb/s
7 r" D2 E/ L0 @6 o/ w( X( Q. R- 10 Gb 精简连接单元 (RXAUI)：6.25 Gb/s
1 X+ x2 i; h3 s- Q- 串行 RapidIO Gen1：1.25、2.5、3.125 Gb/s& T, u4 o& H, J/ ]- f- f; _
- 串行 RapidIO Gen2：5.0、6.25 Gb/s! R( T; d( _, h; r8 ]! `
- JESD204：3.0、6.0 Gb/s
+ l% U+ L8 J# W: W- 100 Gb 连接单元接口 (CAUI)：10.3125 Gb/s6 [; n. M/ l& W* t1 l8 v
- 10GBASE-KR：10.3125 Gb/s1 Z6 @' ?# F( r- l* O4 U
- 通用电气接口 (CEI) 6G-SR：4.976–6.375 Gb/s7 \" w; Q$ W2 d) x) f/ g$ C- k& x
- 40 Gb 连接单元接口 (XLAUI)：10.3125 Gb/s
6 Y4 [; L& S, T% V6 ?- 四路串行千兆媒体独立接口 (QSGMII)：5 Gb/s& C( b8 H& U: B4 I" P
- 高清串行数字接口 (HD-SDI)/3 Gb/s7 V8 m1 S# U2 m4 _9 i( v
串行数字接口 (3G-SDI)：1.485/2.97 Gb/s1 q& ^$ [1 E" u ^8 l
- q' ^# z l! |) G5 v4 S$ D2 Z! w更多内容请下载附件查看
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ug769_gtwizard.pdf
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发表于 2021-9-7 10:51
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