FPGA设计中，:=和《=的区别是什么？

twel2e

FPGA设计中，:=和《=的区别是什么？

opipo

一般情况下，使用 <= ， 为“信号”赋值。
信号，是VHDL中基本的寄存器。

:=前面，是变量， 是临时的"导线名称"。
例如，为了计算a+b+c
x:=a+b;
- Y6 ?; n% n( N& \( c" ky<=x+c;

' K% Z2 Y7 Z, k  U这是级联的两个加法器；x只是中间过程。  y才是我们想要的结果。
  }, w1 X2 V/ O& }8 r2 P0 W; l. j
$ x% g7 p! }0 O$ y  Y+ X* k8 E3 V' E以上，x和y的定义不同， x 是变量类型的； y是信号类型的。
, g! Q2 {+ v6 i3 R* W2 e+ R; ?, O

芦根苏木

:=为变量赋值，《=为信号赋值