关于ALLEGRO PACKAGE DESIGNER的延时计算的问题

EdisonZheng

封装设计的层叠如下

5 m7 O! `+ m% u: U( f8 @问题描述：
1.走线在CU-2层，CU-1和CU-3都是地平面，DK统一为3.3，按照理论计算，传输速度是153.8ps/inch，但是根据APD自动计算的走线延时推算，传输延时只有128.9ps/inch，和理论不符。
2.切换到allegro PCB设计界面，同样的设置，按照软件自动计算的走线延时反推，传输延时和理论完美一致，都是153.8ps/inch。
% u" m# `& Y& }  i. Z
( g2 ~# V9 S! c& `! k$ y( W' A请教高手，APD中为什么会和理论计算有差异？是封装有什么特殊考虑，还是就是软件bug？

EdisonZheng

补充层叠设计图
5 {  @( w8 b* {

敢敢

:lol:lol:lol:lol:lol:lol

killer00

6. How was your support experience?