SPI 协议驱动设计

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SPI是串行外设接口(Serial Peripheral InteRFace)的缩写。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议。

, @% P5 J! s# P6 @+ ^SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，中间靠三线或者四线连接（三线时为单向传输或者数据线双向传输）。所有基于SPI的设备共有的，它们是MISO、MOSI、SCLK、CS。
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MISO– Master Input Slave Output,主设备数据输入，从设备数据输出。

4 f" @2 d9 s" I1 G0 L- a7 ]9 r, oMOSI– Master Output Slave Input,主设备数据输出，从设备数据输入。
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SCLK – Serial Clock,时钟信号，由主设备产生。

% L1 x  d: ]' v$ Q, l6 vCS – Chip Select,从设备使能信号，由主设备控制。
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cs是从芯片是否被主芯片选中的控制信号，也就是说只有片选信号为预先规定的使能信号时(高电位或低电位)，主芯片对此从芯片的操作才有效。这就使在同一条总线上连接多个spi设备成为可能。

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* Y' E  Y! l7 R( R' S( c通讯是通过数据交换完成的，由sclk提供时钟脉冲，mosi、miso则基于此脉冲完成数据传输。数据输出通过 mosi线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。因此，至少需要N次时钟信号的改变(上沿和下沿为一次)，才能完成N位数据的传输。
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spi通信有四种不同的模式，不同的从设备可能在出厂时就已经配置为某种模式。通信的双方必须是工作在同一模式下，所以我们可以对主设备的spi模式进行配置，通过CPOL（时钟极性）和CPHA（时钟相位）来控制我们主设备的通信模式。
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! B8 i+ n* L, Cmode0：CPOL=0，CPHA=0；
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5 U7 F6 y( J. N2 u. ymode1：CPOL=0，CPHA=1；

mode2：CPOL=1，CPHA=0；

2 C: |" r+ y: {: G. a/ X- omode3：CPOL=1，CPHA=1；
0 z: h; r; ?% n9 p- j" B1 M
时钟极性CPOL是用来配置SCLK在空闲时，应该处于的状态；时钟相位CPHA用来配置在第几个边沿进行采样。

CPOL=0，表示在空闲状态时，时钟SCLK为低电平。
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8 t5 U- m1 d3 h+ T9 v* k3 hCPOL=1，表示在空闲状态时，时钟SCLK为高电平。
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7 t% b+ F% V6 U  V3 G# fCPHA=0，表示数据采样是在第1个边沿。
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+ r! z' P( I8 c# y- iCPHA=1，表示数据采样是在第2个边沿。

即：
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CPOL=0，CPHA=0：此时空闲态时，SCLK处于低电平，数据采样是在第1个边沿，也就是SCLK由低电平到高电平的跳变，所以数据采样是在上升沿，数据发送是在下降沿。

# s' p) d% C. ]CPOL=0，CPHA=1：此时空闲态时，SCLK处于低电平，数据发送是在第1个边沿，也就是SCLK由低电平到高电平的跳变，所以数据采样是在下降沿，数据发送是在上升沿。
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CPOL=1，CPHA=0：此时空闲态时，SCLK处于高电平，数据采集是在第1个边沿，也就是SCLK由高电平到低电平的跳变，所以数据采集是在下降沿，数据发送是在上升沿。

6 g7 N# L% Z$ {3 kCPOL=1，CPHA=1：此时空闲态时，SCLK处于高电平，数据发送是在第1个边沿，也就是SCLK由高电平到低电平的跳变，所以数据采集是在上升沿，数据发送是在下降沿。
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Cyberbot7

SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议

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通讯是通过数据交换完成的，由sclk提供时钟脉冲，mosi、miso则基于此脉冲完成数据传输
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cs是从芯片是否被主芯片选中的控制信号，也就是说只有片选信号为预先规定的使能信号时(高电位或低电位)，主芯片对此从芯片的操作才有效。这就使在同一条总线上连接多个spi设备成为可能

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时钟极性CPOL是用来配置SCLK在空闲时，应该处于的状态；时钟相位CPHA用来配置在第几个边沿进行采样
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