解决亚稳态方案：相位控制

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考虑这样一个设计，两个时钟域的周期不同，而且相位关系任意。如果至少有一个时钟由FPGA内部的PLL或者DLL控制，而且在PLL或者DLL的精度范围内，其中一个时钟的周期是另外一个时钟周期的数倍。那么如图7所示，通过相位对齐可以避免实现违规。

) K& n0 l4 `6 v' b  J  p& J  ~" ~7 I$ {考虑这样一个例子，一个信号从低速时钟域传递进入另一个时钟域，而此时钟域的周期是低速时钟域的一半。根据前面的分析，如果没有任何相位关系的保证，那么时序违规就有可能发生。然后，通过使用DLL由低速时钟派生这个高速时钟，那么相位对齐就可以达成。
. G, B% R+ v! ?: d2 n4 {) U只要从低速触发器到高速触发器的传播延时小于高速时钟周期，那么就不会有建立时间违规发生。如果因为时钟歪斜不够小而导致保持时间要求无法满足，那么可以通过配置实用高速时钟的下降沿来采集信号，当然前提是有足够的时序余量能确保建立时间要求得到满足。


' F0 ~; L) o1 G# h* b5 s总结来说，相位控制技术可以在一个时钟频率是另外一个时钟的数倍且其中一个时钟可以由FPGA内部PLL或者DLL控制时使用。

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位控制技术可以在一个时钟频率是另外一个时钟的数倍且其中一个时钟可以由FPGA内部PLL或者DLL控制时使用。