FPGA之PLL

CLBuu

PLL（Phase Locked Loop）为锁相环。FPGA中的锁相环通常由PFD（鉴频鉴相器）、CP（电荷泵）、LF（滤波器）、VCO（压控振荡器）组成。一般晶体振荡器由于工艺和成本原因达不到高频信号输出。高频电子线路中，需要外部信号与内部的振荡信号同步。一路输入时钟需要生成多路时钟信号。以上几种问题就需要通过PLL来实现。
PLL的内部结构如下图所示：


" K  S. v/ @8 D

以下通过图例来说明生成PLL IP核（所用软件为Vivado）：

9 A: @/ w( Z2 W2 w8 j5 U% e  }5 ^
1、 新建工程，点击PROJECT MANAGER 界面下的 IP Catalog，如下图所示：
% ~& O- G8 {7 s1 [6 Y  d

2、 在 IP Catalog 界面里选择 FPGA Features and Design\Clocking 下面的 Clocking Wizard，双击打开 配置界面。如下图所示：
6 Q: Z: T- j4 Z3 I

3、 在第一个界面 Clocking Options 里，
! D) A* u8 P- ^我们选择 PLL 资源，输入的时钟频率为200Mhz。如下图所示：
+ u* S* N( b. P, y6 s- N

4、 在 Output Clocks 界面里选择 clk_out1~clk_out4 四个时钟的输出，频率分别为 200Mhz, 100Mhz, 50Mhz, 25Mhz。这里还可以设置时钟输出的相位，我们不做设置，保留默认相位, 点击 OK 完成。如下图所示：
& I3 _: _1 V7 M5 u1 x

5、 在弹出的对话框中点击 Generate 按钮生成 PLL IP 的设计文件。如下图所示：

6、 这时一个 clk_wiz_0.xci 的 IP 会自动添加到新建的项目中, 用户可以双击它来修改这个 IP 的配置。如下图所示：

- r* m, H- o7 [9 T- z7、 这样就可以编写顶层文件来例化PLL IP。如下为FPGA中的接口例化：
. A1 U% E" _. ]模块名 扩展名
" c9 e2 J* ]- X1 E（
.模块信号1 （连接信号1），
.模块信号1 （连接信号1），
5 V3 ]) i( X+ ?8 V.模块信号1 （连接信号1），
4 M# ^2 d; h4 J9 y………………………………………………
  _; ]: E2 ]- f3 Z, X* [4 s! ?.模块信号1 （连接信号1），
）；
例化的目的是在上一级模块中调用已例化的模块完成代码功能。在FPGA中，模块名必须与要例化的模块名一致。
: q$ g+ f* K0 t  j5 h' a# \

xiaoming11

高频电子线路中，需要外部信号与内部的振荡信号同步

kiygb

一般晶体振荡器由于工艺和成本原因达不到高频信号输出

hunterccc

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