DDR4 眼图仿真遇到的问题

mambaaaa · 发表于 2021-11-9 15:00

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DDR4 地址线眼图仿真，挂四个memory，地址线[0-15] 1拖4。两个颗粒对应一组CLK0/CKE0/CS0/ODT0，另外两个颗粒对应一组CLK1/CKE1/CS1/ODT1.在眼图结果中，前面两颗颗粒的CLK0/CKE0/CS0/ODT0跟地址线是同步的，后面两颗的CLK1/CKE1/CS1/ODT1和地址线眼图出现了大约50ps的delay。我检查了基板和PCB的设计，等长几乎一致。这种情况会是哪里出现了问题？

mambaaaa · 发表于 2021-11-15 09:39

dzkcool 发表于 2021-11-11 13:21
" N! F0 x: y4 B/ \6 `地址线上是不是加了终端匹配？可能跟这个有关

在地址线的最后，也就是最后一个颗粒的后面加了一排终端电阻。

killer00 · 发表于 2022-2-22 12:52

https://www.eda365.com/forum.php?mod=viewthread&tid=237345&highlight=%B4%AE%D7%E85 y* K/ y3 R& g5 x7 D: \% p) w

mambaaaa · 发表于 2021-11-25 14:51

849888913@ 发表于 2021-11-25 14:15
5 \9 C1 C) U- B控制器端的Pindelay加了吗

pindelay怎么加？加在哪里？请指导

mambaaaa · 发表于 2021-11-9 15:02

前后不同步

kofi_gerrd · 发表于 2021-11-9 15:32

这是板级仿真？持续关注

mambaaaa · 发表于 2021-11-9 15:48

kofi_gerrd 发表于 2021-11-9 15:32" R. |1 H/ w& e! W/ r
这是板级仿真？持续关注

算是系统级吧。die+pkg+pcb

mambaaaa · 发表于 2021-11-9 16:28

@dzkcool 请求帮助

raydead · 发表于 2021-11-9 16:56

方便把仿真工程的原理图或者链路图也一起附上吗？光从描述上看不出差异来源。

gu_xy3175 · 发表于 2021-11-10 08:58

关注一下，这个得看工程了吧

WZS_PCB · 发表于 2021-11-10 11:04

关注一下。

dzkcool · 发表于 2021-11-11 13:21

地址线上是不是加了终端匹配？可能跟这个有关

llllllllll · 发表于 2021-11-12 16:01

哎，这个的高低电平是0-1v吗

lc2008x · 发表于 2021-11-14 09:54

排查下源端模型输出是否有延迟

mambaaaa · 发表于 2021-11-15 09:40

lc2008x 发表于 2021-11-14 09:545 [; f+ \8 [1 h& X1 w7 i; @& ]' F( p7 M: {
排查下源端模型输出是否有延迟

从die出来是同步的

849888913@ · 发表于 2021-11-25 14:15

控制器端的Pindelay加了吗

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[Cadence Sigrity] DDR4 眼图仿真遇到的问题

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