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[Cadence Sigrity] DDR4 眼图仿真遇到的问题

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  • TA的每日心情
    无聊
    2021-11-30 15:08
  • 签到天数: 36 天

    [LV.5]常住居民I

    发表于 2021-11-9 15:00 | 显示全部楼层 |阅读模式

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    x
    DDR4 地址线眼图仿真,挂四个memory,地址线[0-15] 1拖4。两个颗粒对应一组CLK0/CKE0/CS0/ODT0,另外两个颗粒对应一组CLK1/CKE1/CS1/ODT1.在眼图结果中,前面两颗颗粒的CLK0/CKE0/CS0/ODT0跟地址线是同步的,后面两颗的CLK1/CKE1/CS1/ODT1和地址线眼图出现了大约50ps的delay。我检查了基板和PCB的设计,等长几乎一致。这种情况会是哪里出现了问题?% l- C: N) o% H+ M# h+ [, q5 X' m
  • TA的每日心情
    无聊
    2021-11-30 15:08
  • 签到天数: 36 天

    [LV.5]常住居民I

     楼主| 发表于 2021-11-9 15:02 | 显示全部楼层
    前后不同步# Z% x7 r) q5 j% f

    # n* v' x2 F. S# Z0 i5 l
    WeChat Image_20211109150120.png
    WeChat Image_20211109150116.png
  • TA的每日心情
    开心
    2021-11-9 15:20
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    [LV.3]偶尔看看II

    发表于 2021-11-9 15:32 | 显示全部楼层
    这是板级仿真?持续关注

    点评

    算是系统级吧。die+pkg+pcb  详情 回复 发表于 2021-11-9 15:48
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    无聊
    2021-11-30 15:08
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    [LV.5]常住居民I

     楼主| 发表于 2021-11-9 15:48 | 显示全部楼层
    kofi_gerrd 发表于 2021-11-9 15:32
    4 T3 _# w. n% W' m+ K这是板级仿真?持续关注

    6 s3 r4 e* Z) o) c6 i7 A8 r$ c算是系统级吧。die+pkg+pcb3 ~2 n3 ~7 e3 M
  • TA的每日心情
    无聊
    2021-11-30 15:08
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    [LV.5]常住居民I

     楼主| 发表于 2021-11-9 16:28 | 显示全部楼层
    @dzkcool 请求帮助
  • TA的每日心情
    无聊
    2021-11-23 15:21
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    [LV.3]偶尔看看II

    发表于 2021-11-9 16:56 | 显示全部楼层
    方便把仿真工程的原理图或者链路图也一起附上吗?光从描述上看不出差异来源。

    该用户从未签到

    发表于 2021-11-10 08:58 | 显示全部楼层
    关注一下,这个得看工程了吧
  • TA的每日心情
    开心
    2021-4-30 15:00
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    [LV.8]以坛为家I

    发表于 2021-11-11 13:21 | 显示全部楼层
    地址线上是不是加了终端匹配?可能跟这个有关

    点评

    在地址线的最后,也就是最后一个颗粒的后面加了一排终端电阻。  详情 回复 发表于 2021-11-15 09:39

    该用户从未签到

    发表于 2021-11-12 16:01 | 显示全部楼层
    哎,这个的高低电平是0-1v吗

    “来自电巢APP”

    该用户从未签到

    发表于 2021-11-14 09:54 | 显示全部楼层
    排查下源端模型输出是否有延迟

    点评

    从die出来是同步的  详情 回复 发表于 2021-11-15 09:40
  • TA的每日心情
    无聊
    2021-11-30 15:08
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    [LV.5]常住居民I

     楼主| 发表于 2021-11-15 09:39 | 显示全部楼层
    dzkcool 发表于 2021-11-11 13:21
    ; A. Q! X# Z5 @+ u' x5 p: I0 a地址线上是不是加了终端匹配?可能跟这个有关

    ' D0 v& y- g5 U3 a在地址线的最后,也就是最后一个颗粒的后面加了一排终端电阻。
    ; n* C" |- j. [$ E
    / A5 N0 {. E7 Z" j$ A7 D5 \! n  g
  • TA的每日心情
    无聊
    2021-11-30 15:08
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    [LV.5]常住居民I

     楼主| 发表于 2021-11-15 09:40 | 显示全部楼层
    lc2008x 发表于 2021-11-14 09:54
    - w- P: B* i+ V0 W% S排查下源端模型输出是否有延迟
    . s# A+ _+ `6 [' J0 L; j" G( s3 E
    从die出来是同步的
    + u+ f4 p8 [+ U* _7 Z4 V

    该用户从未签到

    发表于 2021-11-25 14:15 | 显示全部楼层
    控制器端的Pindelay加了吗

    点评

    pindelay怎么加?加在哪里?请指导  详情 回复 发表于 2021-11-25 14:51
  • TA的每日心情
    无聊
    2021-11-30 15:08
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    [LV.5]常住居民I

     楼主| 发表于 2021-11-25 14:51 | 显示全部楼层
    849888913@ 发表于 2021-11-25 14:15* C. s) e6 U/ x2 X  v7 ~/ v
    控制器端的Pindelay加了吗
    " D5 g5 G- V$ C: T
    pindelay怎么加?加在哪里?请指导
    - y3 |( J" \: q3 m. A7 v6 y0 e4 G

    点评

    PCB设计阶段加  详情 回复 发表于 2021-11-25 16:38
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