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FPGA设计中的仿真有：
{( a- \% Z$ e6 C+ Q7 ^# k& e2 u% t- I0 Z5 Z) f% F1 o
1、RTL级行为仿真（又称作为功能仿真、前仿真）；; U- o8 e& a, N% U7 W
- v$ M* f0 Q& B9 w# n# r
2、综合后门级仿真；. ^; N8 S( [+ @% y: J9 f) ~# T6 l
/ d4 V5 V. R) u4 P0 J, u
3、时序仿真（又称为后仿真）。/ t8 H! c5 c3 }- d3 X8 r E/ u
, i$ `4 x. I$ W第一个仿真可以用来检查代码中的错误以及代码行为的正确性，其中不包括信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。
! d3 |) O) I9 ~! u9 C) y5 F# q
6 y q! |. b) P9 P" ]' y: v第二个仿真绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用。: D) ?: n3 H% o2 E
: n, [2 a, }/ f$ i X- T' W输出的Verilog或者VHDL网表可以用来仿真，综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。$ X9 T& D8 B' R
. D/ T. @5 {7 F% l第三个仿真在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件。
+ d7 i/ F& U& t# u9 s; E |
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发表于 2021-12-3 09:58
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