fpga程序烧写问题

purpose_857

自己做的一个板子用的是ep4ce15m8i7芯片，在使用JTAG烧写的时候提示Error (209014): CONF_DONE pin faiLED to go high in device 1，使用quartus工具JTAG chain debugger显示正常。
之前用quartus13.1提示的是Error: Can't access JTAG chain，用了19.1提示的是Error (209014): CONF_DONE pin failed to go high in device 1
硬件电路没有问题，电压都正常。

( a+ h& r% }& P6 s4 z' r% o% H

: n9 o7 H4 A$ M+ g# w1 ]" F, ~9 s! @

whatever_

重点检查CONF_DONE引脚相关状态。
5 K) a$ e6 D  g# R+ n, T//------
5 K: r/ G3 c1 O" [2 Y3 `. [% z1.检查CONF_DONE上拉电阻。
) G  ^* y/ ~2 RCONF_DONE引脚是通过外部上拉电平（推荐的接一个10k的电阻到VCCPGM），而不是FPGA芯片输出高电平。FPGA芯片只在你烧写配置文件时通过内部强制拉低，然后配置成功后释放引脚，这时引脚可以被外部上拉电平拉高。
2.检查针对FPGA进行控制的IO状态。
4 h( |1 h3 @& g/ ]+ V2 U& ~, F
" R8 t; F2 h) C& @没有特别好的方式，只能一步一步排查。

nocturne

还有一种可能，烧录模式要选择AS，否则也会报类似的错误。
//------
+ Z; s8 ~- V: [$ \  `# n" ?' q假如使用JTAG模式烧写*.sof没有问题，那就要查是不是烧录模式导致的；
假如使用JTAG模式烧写*.sof存在问题，那就要检查硬件。

qian211111

理论上讲，CLK如果仅仅是FPGA运行代码需要的时钟，没有影响。
你的硬件电路里，可能，DSP对FPGA包含其他的控制引脚/功能引脚，DSP状态异常的时候导致相关控制引脚的状态异常，使FPGA无法烧写程序。
如果DSP没有包含针对FPGA的控制引脚，很有可能是DSP将某些电源拉低，此时建议使用示波器观察电源状态而不是万用表测量。
4 }2 k; w4 f" c, y% A0 x4 AFPGA的控制引脚数量不多，挨个检查一下状态。（如果是BGA封装的芯片，建议先定位异常的DSP）