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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › DDR设置等长问题
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DDR设置等长问题

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  • TA的每日心情
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    2020-1-3 15:00

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    [LV.4]偶尔看看III
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    1#
    发表于 2021-12-19 01:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    DDR设置等长时，SCLK信号管脚分别连接U1 和两片DDR     怎么建立CPU到DDR1   和DDR2的管脚对；具体见下图：
    ( j  R$ Y6 Z3 z; i0 E+ y* M& o+ q5 n/ P7 M
    以上图片  U1.C7是CPU  ,UD1.J7是DDR1  .UD2.J7是DDR2.RD4.2是并联 ，忽略
    $ e% R) l/ O3 Z( H

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    limerence

    该用户从未签到
    2#
    发表于 2021-12-19 17:46 | 只看该作者
    没看到图呀

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    [LV.4]偶尔看看III
    3#
     楼主| 发表于 2021-12-19 19:01 | 只看该作者
    limerence 发表于 2021-12-19 17:46:14/ W5 G; v' h, u; n% j/ j
    没看到图呀

    7 ]* P2 _! Q" t- k1 R* o/ r
    5 `/ @6 M0 Y( \+ h7 ~  Y# s5 ~blob:file:///078f5778-16c6-45fb-864b-80fad2559fbc这就是图片+ t9 n7 `  t1 b1 R0 ?8 o
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    [LV.4]偶尔看看III
    4#
     楼主| 发表于 2021-12-19 19:01 | 只看该作者
    2682439952 发表于 2021-12-19 19:01:009 E/ s) s( W3 X# ^
    [quote]limerence 发表于 2021-12-19 17:46:14& ^% h+ Q) P  A
    没看到图呀

    - V5 x2 m) l; W4 T% y) O3 P. n3 H* g6 u: R" h, `
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    风车车等风

    该用户从未签到
    5#
    发表于 2021-12-21 19:36 | 只看该作者
    左边点一下U1，右边同时选择UD1   UD2

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    6#
     楼主| 发表于 2022-1-4 12:47 | 只看该作者
    谢谢

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