FPGA用什么语言编写

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一般可以使用VERILOG 或者VHDL编写。
其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。
8 L. r1 w' L4 @6 q% \( {设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。
其实，从个人感觉上来讲，verilog比较容易理解和学习，也比较灵活，但是正是由于其代码的随意性，如果应用不熟练程序很可能会有较多bug，需要慢慢调试。而VHDL作为早期美国军方设计的语言，追求其完备性和规则的严密性，用它可以避免很多程序BUG的发生，但是相对的，代码编写量也会较大。

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VERILOG ，VHDL
+ P0 r: Q4 k: V( p: P$ x* n

ESCAPE

可以随意选择            

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集成设计人员必须掌握的技能