FPGA 一个简单的FDCE模块vivado实现后的功能不符合预期

duhe3hfu

. |( r; m7 j) @% ~
我自己做了一个小模块，来实现检测输入信号的上升沿的功能。VCS和Vivado synthesis post timing仿真运行都符合预期，但是生成的bit文件下载到FPGA则不对。fpga平台是avnet的ultra96，使用的是zynq ultrascale芯片。veriloG代码如下：
' j9 W  f! h2 |+ b8 i

module find_risedge(input data, output data_r);

reg data_r = 1'b0;

always @(posedge data or posedge data_r) begin

if(data_r)

  data_r <= #32 0;

else if (data)

  data_r <= 1;

end

endmodule

调用module的代码如下：
% D: x6 n& @* S. t8 a4 R% M  f) n
find_risedge uut_clk_risedge(clk_13p56m, clk_13p56m_re);
3 W  ^% Y7 |, F4 }/ M; i$ {find_risedge uut_data_risedge(data_rx_change, data_rx_change_re);
vivado synthesis post timing仿真结果：
2 l# `3 ~+ Q3 S6 C- c" F$ I

下载到FPGA运行后的结果：

0 U/ ]6 M, o- r: v  L  `. e

unfaithful2021

//------问题结尾描述没结束嚒？
代码问题。（你的代码既然可以仿真通过，逻辑上没有大问题）
) t6 ?$ `$ c2 I你使用#32这种格式赋值，仿真没有问题，但是它不支持实际综合布线运行。
//------建议
修改代码，增加计数模块。

hfiwioq

换句话说，你的代码运行结果是：
9 ?  x/ A7 {: d输出实际一直是0或者1，且状态保持不变。