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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FPGA默认管脚是高还是低
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FPGA默认管脚是高还是低

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MrL1

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1#
发表于 2022-2-11 09:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA默认管脚是高还是低，求大神给指导指导
) C9 X; s# _; g5 ~. [( ]2 m9 u# g

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理论的

该用户从未签到
2#
发表于 2022-2-11 11:02 | 只看该作者
FPGA默认管脚是高的# Q4 [  n) g2 \( k# z" P

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jinj198908
  • TA的每日心情
    开心
    2022-3-10 15:41

    • 签到天数: 7 天

    [LV.3]偶尔看看II
    3#
    发表于 2022-2-11 11:03 | 只看该作者
    一般可以通过某个pin设置，可以设置成上拉或高阻

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    芦根苏木

    该用户从未签到
    4#
    发表于 2022-2-11 13:10 | 只看该作者
    是高的，这个默认都是偏高的。, e6 ~9 _' x6 b/ Z

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    rergr

    该用户从未签到
    5#
    发表于 2022-2-11 14:08 | 只看该作者
    看一下其他人是怎么说的% K5 J4 G9 _) O: C' p

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    fred_1977
  • TA的每日心情
    开心
    2022-4-2 15:01

    • 签到天数: 19 天

    [LV.4]偶尔看看III
    6#
    发表于 2022-2-11 15:28 | 只看该作者
    这个在设计的过程中可以设置的，上拉/下拉/高阻

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