ddr2的问题

peiqiangqiang

DDR2里面的ADDR  CMD  CNTRL  DATA  DQS  DQ  DM 各代表什么啊，在布线时应怎样来布啊，望高手指点

benking

看规格书，ADDR是地址，控制，数据等规格书上有。

lizk

ADDR是adress地址 （ CMD  CNTRL不知道）  DATA是数据  DQS  DQ是一组差分锁存信号  DM 数据掩码

peiqiangqiang

thanks

peiqiangqiang

谢谢

lizk

没事。I know English well,there is no need to translate "thanks".

benking

CMD  CNTRL  是控制信号。

jimmy

DDR2里面的ADDR  CMD  CNTRL  DATA  DQS  DQ  DM 各代表什么啊，在布线时应怎样来布啊，望高手指点

* }$ T+ W7 y! O# `3 \3 R% N忽略电源,地网络.

DDR2可以分为以下三类:

1,差分时钟信号:CLK_N,CLK_P

# v* u- E2 ~" E3 y, `7 y; z4 h2,数据线DQ0~DQ15,数据掩码信号DQM0,DQM1,数据选通信号DQS*_N,DQS*_P
" Q2 q& C8 ]2 Q7 E  O1 K* }! W3 N
3,地址线/控制线:除数据,时钟外的其他信号,如A0~A12,WE,CS,BA0~2,CKE等等

可以设置为以下几个class规则:
; h# {$ `0 ]$ Y  X) R0 |3 o5 W
% D/ c$ E* y- i7 M2 I) [1,DATA_L_BUSQ0~DQ7,DQM0,DQS0_N,DQS0_P

4 t# H' }/ W3 R5 S2,DATA_H_BUSQ8~DQ15,DQM1,DQS1_N,DQS1_P
% W+ i& `3 \4 z1 v
/ Y8 G" V, E# Q, Q, d0 f9 C& Y3,ADDR_BUS:除数据线外的其他信号

4,CLK_DIFF: CLK_N,CLK_P
, ?; ^8 v( U, P" x: o' C- r
8 Y+ y9 G# `1 w: e8 r! O/ F等长设计:
- Q0 J& x' p# P
+ r6 A3 z0 `: F$ H4 A1,所有信号线参加差分时钟的长度作等长
7 w7 n" B6 B2 L7 W# }
2 ]/ J9 T0 k8 f$ O! T1,DATA_L_BUS共11根走在同层,与差分时钟的长度误差25mil
8 e, ^5 B3 I$ x; g( P& u0 K: p. Y
3 m4 |4 g5 B# c* r* H2,DATA_H_BUS共11根走在同层,与差分时钟的长度误差25mil

3,ADDR_BUS:与差分时钟的长度误差200~300mil
9 D' x7 N$ o) P+ n7 e. ^! l
1 z. [# Q+ m  Z0 T' z: ?# }$ O( C其他要求:
: \$ M0 ?+ J) Y; j& x
% j  x( Z  n; o4 Z2 t9 _1,特性阻抗: 单端 50欧,差分100欧
! Z) x4 t+ {2 [6 p; k
3 f6 l2 s. Z/ K. O2,完整的参照平面
# k% c  f- D. X5 X
3,VREF电容要靠近相关的电源管脚,线宽尽量在40mil以上
5 g' f* K+ Q4 M" P) Q8 J
4,信号线不能跨分割.

4 W* h0 y3 P% W5,DDR2走线区域不允许有其他信号穿过.
6 a8 p2 r. t& h: N
* G! s: m7 W+ T! m4 ]# m% l  m$ X& y6,去耦电容要靠近相关ＩＣ的电源管脚
7 @+ J& V) _/ \6 ^2 V( c' a
7 b& W6 |7 j  E* b. P6 A7,尽量采用多层板


1 W) B  z' u7 W( V
/ f5 e  |  x0 a

0 p! t* j# D! {( S
9 I- p2 t6 i# i# q/ e

peiqiangqiang

谢谢分享，学习

WANGHUI6KISS

不错哦，

hualu2951

版主很好 写的很详细