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cadence从原理图到PCB

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Get123

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1#
发表于 2022-3-4 13:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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nolita

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发表于 2022-3-4 14:46 | 只看该作者
1、DRC检查 2、导出网表 4 I9 k2 v) k! C- g3 J! [; Z5 o
3、Allegro import logic 0 U/ X/ ], j  h" v3 {
4、选择第二步导出的网表
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harrisonny

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发表于 2022-3-4 15:42 | 只看该作者
导出---导入---布局---布线---Gerber

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