关于传输线效应的疑问

wcn312318697

今天看到个帖子，有些疑问，发出来请教下，底子比较薄，如果见解有误，望指正哈！
* W: H5 u  \6 T; j- M+ O帖子是关于传输线的阻抗匹配的讨论：
( f# n* u: X1 a4 }# p* {首先要预估走线的长度，所谓传输线（Transmission Line）效应在高速PCB的布线中也不是普遍存在的，一般当走线产生的延迟接近其信号沿变化速度（rise/fall）的1/3（保守按1/3算）时，需要面对传输线效应，采用各种端接（Terminate）的方式实现阻抗匹配加以解决；1/2到1/3之间建议纳入考虑范围；
( ~* i1 F3 b* Y保守计算：电信号在PCB线路中的传播速度取光速的一半，大约是30cm/ns，反射需要个跑来回，再对折，约15cm/ns；

SDRAM的信号延变化速度大致是1ns，其允许不考虑匹配的延迟范围大致是15cm * 1/3 = 5cm = 1968mil，也就是说走线长度控制在5cm以内就能基本避免传输线效应，而无需端接；实际上放宽到1/2（7.5cm）也没问题；
1 y5 N! U  h4 ?) u2 e& p
如果走线长度超过5cm较多，那么再配合PCB的叠层(Stackup)间距，计算走线的阻抗和匹配的电阻值；

) Z, v& z: k/ Q9 h/ T! ?一般原理图中由于不知道PCB的具体情况，所以都会串或并一些端接电阻的。
2 _' G* D) I( j7 K" v对于这里面的说法，我有点疑问：
1.没有传输线效应？？是指传输线上不会出现信号完整性相关的问题吗？如过冲，振铃，串扰等？那么反射应该还是存在的吧？即使你的传输线阻抗分布均匀，一样也不可能做到驱动端和接收端的阻抗都等于传输线上的阻抗吧。既然存在反射，那么过冲为什么会消失了呢？我考虑了下，当传输线上的边沿速率比传输线的传播延时小很多的时候，即上升时间较长的时候，如上面帖子提到的1/3，那么当反射回来时其实信号的高电平还是处于上升阶段，在这个期间内反射电平就与本身上拉电平重叠了，因此在这种情况下，当信号到达高电平时，反射也早趋于稳定，整体信号趋于稳定了。
+ u' B) E9 y6 B& \& L2.在我实际进行仿真时，SDRAM的地址线，仅仅1000mil，50ohm情况下也出现了过冲，那么这就和上面的结论矛盾了。
我分析了下，上面的假设中有2个，一个是传播速度15cm/ns,一个是信号的上升速率1ns。我看了下仿真的波形，上升时间比较快0.7ns左右，传播速度大概5600mil/ns，若上升时间以0.5ns来计算的话，那么1000mil左右是会出现传输线效应（过冲）是正常的，但我调整下线长，还是在50ohm的情况下，500mil的线长，依然出现了过冲，大概超出额定值100mv，在下降沿。那么这岂不是和以上的结论矛盾了吗？
2 O  p, q3 \8 o5 j) o1 E- F而且，当驱动端的输出阻抗大于传输线阻抗，接收端的输入阻抗远大于输出阻抗，那么在信号的2端反射系数均大于0，而且接收端趋近于1，那么只要存在反射现象，输出端的电平值就很可能会超出原输入电平，即可能造成过冲。那么低速状态下是什么原因没有出现这种情况呢？？或者是因为这种情况基本不可能出现？比如传输线阻抗一般都会比器件的输出阻抗大？？

2 B! W2 ?: @% G1 u5 B) r9 Q3 R现在仿真当中地址线会出现过冲现象，如果这个帖子所说的理论成立的话，就意味着矛盾，那么是什么因素导致了仿真当中会出现这种情况呢？？我参考了一个实际的成板，走线长度不到1000mil，地址线上也未接任何匹配。但是用示波器测量这条信号线发现有一定的过冲。最低电平要求不超过-300mv，但测得电平的最低值为-450mv。说明这种情况下还是会有过冲产生的，那是否意味着这个帖子所说的判断方法有一定的漏洞，或者是我的考虑失当或者遗漏？

wcn312318697

昨天看了个帖子，里面这么说的：
对于菊花链，为什么可以有效的降低各分支的阻抗从而达到整个网络的最优？他觉得每一个分支的接受端器件都有容抗，相当于一个电容，那么当信号经过一个电容分支之后应该会导致信号上升沿的变缓。
% C0 l1 y: n  K5 L7 S3 P7 \大概这个意思，描述可能不当。。
+ s7 G$ V& z! `- \1 u( l我觉得，每个分支器件虽然都有容抗，当同时有较大的输入阻抗，那么是不是就 可以把它看成分支的一个RC并联支路（如端接中的AC并行端接），那么就根本不会降低信号的上升沿。
而之所以用这样的连接方法，是有个前提的。（今天刚看到一个帖子，才想到的）还是E.B的经典理论，当阻抗突变的走线长度（in)小于信号上升时间(ns)时，那么这个突变阻抗所引起的反射就可以不用考虑其可能引起的过冲振铃等现象，即Len_max < RT.
不知道分析的对不对，希望大家一起讨论下哈。。

willyeing

应该是1/6

wcn312318697

willyeing 发表于 2011-9-21 09:29
, |* w* j' s! q! X2 |! \应该是1/6

: e: ?) y5 m9 Z& a+ b; B! i' s你的1/6难道是按照传输线的来回计算？？那个前面已经算过了

liqianzan

J.H的书上关于传输线你可以去看看，引入了电路Q值去解释这个问题。并非集总传输线就没有过冲和振铃。E.B的书上也有计算，估算值是L<RT;你上升时间0.7ns你的长度小于0.7in可以认为不产生振铃，但也不是一定的。

yujishen1211

例子中sdram以100mhz左右做的参考，所以。。如果你速率上去了还是会存在问题的，此外的问题如楼上的两位提到的

wcn312318697

liqianzan 发表于 2011-9-21 12:57
J.H的书上关于传输线你可以去看看，引入了电路Q值去解释这个问题。并非集总传输线就没有过冲和振铃。E.B的书 ...

好的，非常感谢推荐哈！

wcn312318697

yujishen1211 发表于 2011-9-21 13:06
例子中sdram以100mhz左右做的参考，所以。。如果你速率上去了还是会存在问题的，此外的问题如楼上的两位提到 ...

# w8 C/ X) ?4 ~& w" ~/ r; s有可能，谢谢哈

willyeing

wcn312318697 发表于 2011-9-21 10:31
3 j  O% h  a6 r$ U5 M你的1/6难道是按照传输线的来回计算？？那个前面已经算过了

我只记了结论，一大推的理论加实际验证已经忘了。

wcn312318697

去再翻了下E.B的经典，李玉山翻译版。。里面果然有说明。。额，果然是我书没看够

$ k* w" o* v% h8 Q5 E+ c里面是这么说的：
当传输线时延TD>上升时间RT的20%时，就要开始考虑终端匹配问题。
在FR4中信号传播速度大约为6in/ns，那么1ns的上升时间的话，走线时延为0.2ns，即6in/ns*0.2ns=1.2in的走线就必须考虑匹配问题。那么就可以得出一个经验：
没有端接的传输线最大长度大约为 Lmax < RT (ns)
4 ^* b, p: Z$ y: U& S6 C: M所以我上面的一些问题也就解释的通了。。

willyeing

wcn312318697 发表于 2011-9-21 10:31
* R) h' i- a' N4 A& ?& c你的1/6难道是按照传输线的来回计算？？那个前面已经算过了

' L0 T' ~* h+ c, \! d6 a" ?, P不是，信号上升沿时间的1/6,例如TR=1ns,那么1/6=1/6ns,PCB表面的传输速率大楷为140ps/inch，那么也就是PCB走线在小于1.2inch的情况下可以被认为是集中参数，也就是非传输线处理。

wcn312318697

willyeing 发表于 2011-9-22 13:11
: o3 w0 W# g6 C6 c' s不是，信号上升沿时间的1/6,例如TR=1ns,那么1/6=1/6ns,PCB表面的传输速率大楷为140ps/inch，那么也就是PC ...

哦。。那你这个标准是在哪里看的呢？
/ \7 R6 a7 y; Y. d  }  v我看E.B里面的结论是说20%的RT，也就是1/5，你这个显然要求更加严格些。

sunxiyan

好贴

lmh830626

学习中。。。