弱问：电阻 接法

819535006

5 c+ K2 N" n. Q' |7 |4 o. r; |" \以上是关于DDR匹配电阻连接的两个电路。
5 \* M+ q8 P9 G& N  P) G2 `其中第一个是参考板。它是用两个电阻做的源端匹配，然后分别连接到两片DDR。
6 _5 m8 c* u# y而我的想法是直接用一个电阻连接。然后设置一个T点，分别连接到两片DDR，如第二个电路。
! `, Y! E; A: u2 c+ U) P# l
不知道大家有没有碰到用电路一连接的情况？不知道是出于什么考虑，从主芯片出来的地址线要经过两个同阻值的电阻，再分配到两个DDR。
: Z" z0 R: Q2 C2 B" q; M, b" D2 p
请大家给点指导，这两种方式有什么不同？哪种方法更为合适？
0 f% K+ f& N8 v

chengang0103

负载有反射，第二种方法就不好处理了。

rx_78gp02a

第二种方法负载有反射不会相互影响？？

819535006

rx_78gp02a 发表于 2011-9-29 23:39
第二种方法负载有反射不会相互影响？？

第二种方法，不明白为什么反射会不受影响。
我发现，貌似第二种方式用的比较多吧？

rx_78gp02a

悲剧，仿真结果显示是第二种好。波形是两种拓扑的对比，过冲大的是第一种

819535006

rx_78gp02a 发表于 2011-9-30 09:04
悲剧，仿真结果显示是第二种好。波形是两种拓扑的对比，过冲大的是第一种

0 @4 R5 s* B( z) T: o0 }果然是高手。
/ n* L- ~) o% y- N# P# D' p这么意外，那你有没有对仿真结果进行分析啊？
% y8 q( Y& b$ H) |* \

rx_78gp02a

819535006 发表于 2011-9-30 09:38
果然是高手。
& r$ P( s; N5 I6 D) F! r6 M这么意外，那你有没有对仿真结果进行分析啊？

; s2 z' W9 z( V- K说了不是高手{:soso_e106:} ，我不知道原因啊，希望高手分析下！

niuwa

我刚做完一个56442芯片外挂3片DDR的板子，拓扑上采取的是第二种方案。

rx_78gp02a

第一个图的电阻取值为第二个的两倍的话，两个图几乎无差别

819535006

niuwa 发表于 2011-9-30 10:26
我刚做完一个56442芯片外挂3片DDR的板子，拓扑上采取的是第二种方案。

设置了T点再分到三片DDR吧？

819535006

rx_78gp02a 发表于 2011-9-30 10:27
) K0 n6 |, d7 c+ z: l5 S第一个图的电阻取值为第二个的两倍的话，两个图几乎无差别

哦，呵呵我不懂仿真，所以看不懂你的图是怎么做的拓扑结构。
5 v- C* g4 ^+ ~0 W不过还是谢谢你，让我知道了结果。。。

niuwa

819535006 发表于 2011-9-30 12:49
设置了T点再分到三片DDR吧？

3 {+ R4 }' f# J+ L2 ^' X8 }: p是的

rx_78gp02a

第一个图每条分支都要加电阻，颗粒多的时候岂不是很悲剧，既然能够达到同样的效果，器件越少也越容易布线，成本更低（虽然电阻没几个钱）

gn165625076

第二种情况如果两个分支延时不同的话我想信号会很糟糕吧，但是ddr电路是否要求两个分支延时相等。

819535006

rx_78gp02a 发表于 2011-9-30 14:05
& j0 h9 Z8 L$ l- Y7 U( C  M6 Q第一个图每条分支都要加电阻，颗粒多的时候岂不是很悲剧，既然能够达到同样的效果，器件越少也越容易布线， ...

% a" ]% v" m1 X4 h恩是的。
$ ?' C; `  w) p4 L9 v' [) R我再请教一个问题。我可以理解地址线加电阻的时候，加在源端，因为我的理解是地址线单向传输。
" X6 u7 Z1 l& ~7 I" R那如果数据线，要加匹配电阻，是靠近CPU呢，还是靠近DDR？因为它是双向传输的，相当于I/O线。
这个问题可能问的有点幼稚，因为我刚做这行，呵呵给点指导。