数字控制电路的设计，仿真的时候必须用VERILOG综合吗？

lahhse · 发表于 2022-5-16 11:18

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数字控制电路的设计，仿真的时候必须用VERILOG综合吗？还是只要用HSPICE仿真就可以了？

Blah · 发表于 2022-5-16 13:06

verilog 是一种语言，而不是一个综合工具。

land · 发表于 2022-5-16 14:10

HSPICE是一种仿真软件没错，但是主要是为设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一种通用电路模拟程序，不是用在数字电路仿真的。

理论的 · 发表于 2022-5-16 14:33

数字控制电路的设计由开发人员完成，并采用verilog进行RTL级的描述，接下来就是由综合工具比如quartusii（altera）来翻译成门级电路，当然了，在做综合之前，功能仿真是必要的，可以检查出一些逻辑错误，功能仿真可以用quartus ii自己的仿真工具，也可以用专用仿真工具，modelsim。

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