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ALLEGRO_约束规则设置步骤(以DDR为例)

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发表于 2022-5-30 13:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DDR 时钟: 线宽 10mil,内部间距 5mil,外部间距 30mil,要求差分布线,必需精确匹1 s. p& N4 a/ A* G$ u
配差分对走线误差,允许在+20mil 以内
# B, j( Z9 m7 o& ]3 {2 \DDR 地址、片选及其他控制线:线宽 5mil,内部间距 15mil,外部间距 20mil,应走成
# i! W: g" d) E3 f菊花链状拓扑,可比 ddrclk 线长 10002500mil,绝对不能短
, ~5 }, \; `1 W) P* WDDR 数据线,ddrdqsddrdm 线:线宽 5mil,内部间距 15mil,外部间距 20mil,最好在
/ j( e" h: ^9 s) x7 L, W同一层布线。数据线与时钟线的线长差控制在 50mil 内。
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) C- G% p5 z5 j) b; N, n
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游客,如果您要查看本帖隐藏内容请回复
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  • TA的每日心情
    擦汗
    2024-5-15 15:49
  • 签到天数: 314 天

    [LV.8]以坛为家I

    3#
    发表于 2022-5-30 16:06 | 只看该作者
    菊花链         

    该用户从未签到

    6#
    发表于 2022-5-30 23:29 | 只看该作者
    谢谢分享,搂主辛苦.
  • TA的每日心情
    开心
    2024-11-11 15:17
  • 签到天数: 73 天

    [LV.6]常住居民II

    9#
    发表于 2022-6-7 15:51 | 只看该作者
    学习学习,,,谢谢,,,,

    该用户从未签到

    10#
    发表于 2022-6-7 22:26 | 只看该作者

    该用户从未签到

    11#
    发表于 2022-6-18 10:32 | 只看该作者
    谢谢分享

    “来自电巢APP”

    该用户从未签到

    12#
    发表于 2022-7-4 23:42 | 只看该作者
    来来学习,谢谢
    7 s( _* i# G0 h  z
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