cadence画6层板时，放置盲孔后在焊盘上显示VG检查错误，换上同样大的通孔就不会出V...

lahhse · 发表于 2022-6-8 11:06

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cadence画6层板时，放置盲孔后在焊盘上显示VG检查错误，换上同样大的通孔就不会出VG错误，这是什么原因？
就是在靠近表贴焊盘时出现这种问题，在内电层中放置盲孔就不会出现问题，这是为什么？

opipo · 发表于 2022-6-8 11:28

看看大佬怎么说的

rergr · 发表于 2022-6-8 13:13

同一段线的BB Via之间的距离太近，或同一段线的BB Via之间的距离太长。一般为盲孔到埋孔的距离太近

芦根苏木 · 发表于 2022-6-8 13:23

看一下大佬是怎么说的

Memory00 · 发表于 2022-6-8 13:35

同问，求结果

公子是洛华 · 发表于 2022-7-8 14:26

约束条件设置问题， “BB bia stagger” 改为 0 ，就好了

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