小白请教关于内存clamshell拓扑相关问题

时空老祖

受空间限制内存不得不用clamshell拓扑正面4颗背面4颗，没用过clamshell，网上资料也很少，有几个问题向各位请教：
1、双面都有颗粒能像双rank那样一面颗粒不动另一面颗粒地址镜像吗？可以的话应该如何处理？
& N3 h+ J4 V6 x2 L& O2、针对这种设计想要内存频率跑的高一些应该考虑哪些因素？

tutututut

0 ]! C( T8 ^3 f2 s8 b
5 s8 z) M& |+ T2 a, q  R) Jclamshell拓扑是节省空间，但是对走线要求比较高，且可以调换特定地址管脚

风车车等风

https://zhuanlan.zhihu.com/p/353157373   部分地址线可以镜像，我们公司以前有做过，是DDR3。速率要高优先解决stub，表底贴效果肯定没那么好，可以仿真看看

时空老祖

tutututut 发表于 2022-6-22 15:37
clamshell拓扑是节省空间，但是对走线要求比较高，且可以调换特定地址管脚

您好，请问地址镜像就是按资料上那些信号pin对调吗，不需要其他处理吗，比如双rank的CKE0/1 CS0/1
5 l, H" L# u0 o( a+ Q: E: I

时空老祖

三只松鼠 发表于 2022-6-22 19:02
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" r8 V1 b, z6 O" a" M您好，请问地址镜像就是按资料上那些信号pin对调吗，不需要其他处理吗，比如双rank的CKE0/1 CS0/1

风车车等风

时空老祖 发表于 2022-6-23 10:41
您好，请问地址镜像就是按资料上那些信号pin对调吗，不需要其他处理吗，比如双rank的CKE0/1 CS0/1

别人弄的，就只是颗粒端的网络互换了，减小表底贴的分支过长，其他的貌似没变

时空老祖

三只松鼠 发表于 2022-6-23 17:51
别人弄的，就只是颗粒端的网络互换了，减小表底贴的分支过长，其他的貌似没变

好的，谢谢
$ M' q1 }$ w7 d: r, O6 _

canatto

做过clamshell的DDR4设计，两个DDR4 controllers, 8片颗粒，4正4反，工程不允许地址镜像，所以仍然用常规 daisy chain. PCB需要20层。

时空老祖

canatto 发表于 2022-6-26 05:52
$ V" r$ {) P5 z$ T# {. f做过clamshell的DDR4设计，两个DDR4 controllers, 8片颗粒，4正4反，工程不允许地址镜像，所以仍然用常规 d ...

" o9 m+ t# X# Q# j% |9 P6 ~' G考虑如果能镜像的话表层分叉会短质量会好些，不能就把线头往外拉看看剩下再怎么优化，谢谢您的解答
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